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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog Layout（版图） › Layout讨论区 › 新人求助！ERC的问题难以解决！
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查看: 935|回复: 11

[求助] 新人求助！ERC的问题难以解决！

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秃头的王八
发表于 2025-2-24 01:12:53 | 显示全部楼层 |阅读模式

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我是个小白，向大佬们求救TAT
ERC检查中出现这两条错误，但是我仔细对了走线后还是无法找到哪里出问题了，还有右侧的Navigator中也显示opens（我理解的是开路的意思）
Check PATHCHK_NPWRGND：To check nets with no path to power and ground
Check PATHCHK_NLABELED：To check nets with no path to any labeled net

屏幕截图 2025-02-24 004435.png 屏幕截图 2025-02-24 010849.png 屏幕截图 2025-02-24 011023.png
虚心求教望前辈大佬们多多指点！！非常感谢！

屏幕截图 2025-02-24 004441.png
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522526tl
发表于 2025-2-24 09:48:44 | 显示全部楼层
模块的不用管，这两个top去check
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暖阳
发表于 2025-2-24 09:49:15 | 显示全部楼层
报错不是提示你了吗，没有连接到电源和地
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yfanny1980
发表于 2025-2-24 16:15:12 | 显示全部楼层
首先，你得先确认一下Rule deck里面是否正确设置好了POWER和Ground的NETName，再去看这些报错点是否真的有问题
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秃头的王八
 楼主| 发表于 2025-2-24 20:57:38 | 显示全部楼层


暖阳 发表于 2025-2-24 09:49
报错不是提示你了吗，没有连接到电源和地


我检查过走线了，连的都没有问题
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暖阳
发表于 2025-2-24 21:16:25 | 显示全部楼层
你那个最顶上的AVDD和其他部分连接起来了？
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秃头的王八
 楼主| 发表于 2025-2-24 21:21:09 | 显示全部楼层


暖阳 发表于 2025-2-24 21:16
你那个最顶上的AVDD和其他部分连接起来了？


屏幕截图 2025-02-24 211855.png 您看我的vdd是只跟衬底和电阻的肼连接的，我版图上的vdd就没有做其他连线了
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秃头的王八
 楼主| 发表于 2025-2-24 21:22:46 | 显示全部楼层


yfanny1980 发表于 2025-2-24 16:15
首先，你得先确认一下Rule deck里面是否正确设置好了POWER和Ground的NETName，再去看这些报错点是否真的有 ...


我检查了规则文件，然后把label给改了还是一样的问题
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秃头的王八
 楼主| 发表于 2025-2-24 21:24:31 | 显示全部楼层


522526tl 发表于 2025-2-24 09:48
模块的不用管，这两个top去check


我有点没听明白，可以详细解释一下嘛
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秃头的王八
 楼主| 发表于 2025-2-24 21:26:51 | 显示全部楼层


暖阳 发表于 2025-2-24 09:49
报错不是提示你了吗，没有连接到电源和地


还有我翻译的意思是让我检查没有连接电源和地的网络，我理解的是和电源和地没有关系，还请前辈指点
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