芯片封装对ESD影响如何做静态检查

gratwo

还是要结合电路和版图一起看，才好定位问题

海研芯

   

zhangyang370281 发表于 2025-4-28 10:58
能否咨询一下 JEDEC JS-001的测试方法关于IO2IO测试方法，IO2IO单对单Zap和IO2IO单对多Zap，都是允许的吗 ...

都是允许的

海研芯

   

zhangyang370281 发表于 2025-4-28 10:58
能否咨询一下 JEDEC JS-001的测试方法关于IO2IO测试方法，IO2IO单对单Zap和IO2IO单对多Zap，都是允许的吗 ...

可以加V 详聊 13255555780

zhangyang370281

   

gratwo 发表于 2025-4-28 11:13
diode反向击穿作为泄放通路吗？

还是diode+power clamp？

up_diode + down_diode + PowerClamp结构

weideshaya

nch FF 一般是p base浓度变低，breakdown电压变低，ESD能力变低。diode 的 p base (pwell) 画宽些，可能就好了。

gratwo

   

zhangyang370281 发表于 2025-4-30 14:38
up_diode + down_diode + PowerClamp结构

利用power clamp的话，可以做一个后仿真。可能会比较容易发现问题

yian0321

   

zhangyang370281 发表于 2025-3-2 20:45
测试过了，旧版封装该类型管脚失效ESD等级为HBM 3KV，我觉得Margion还是很足的，另外我司没有专门测试ESD ...

我这有设备（mk.2），有需要可以找我，免费给你验。

这种前后结果不对等的情况下，一定要复测的，而且是在同一台设备上，上面说的 一批 HBM 2.5kv fail，一批pass 3kv，从机台输出来看，差异很小，2.5KV的峰值电流最大在1.77A，3KV的峰值电流最下在1.8A。