hspice仿真和icc报告时序存在差异

学习使我快乐 · 发表于 2025-2-18 17:44:54

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如题：做了一个测试，用verilog写了一个小电路，在两个reg之间插入了一长串buffer，APR后ICC report出 CLK-Q-D的delay=4.7ns，然后抽PEX，用hspiceD仿真，在与ICC同样corner 温度电压的条件下，spice计算出的delay能达到20ns。这个差异过于巨大。随后我换了一套std lib，换了更大drive的buffer，得到的结果类似，虽然要好一点，但都能相差几倍。

求教各位大佬，这种情况可能是什么原因引起的？

学习使我快乐 · 发表于 2025-2-18 17:51:02

补充：1、使用XA仿真结果与hspiceD基本一致；2、对比发现ICC计算每级buffer delay = 50ps，spice计算每级buffer delay = 240ps左右

学习使我快乐 · 发表于 2025-2-24 15:53:47

找到原因了，和target_library中min.db max.db先后顺序有关，把max.db放前面，min.db放后边，report的结果和spice、XA仿真结果一致了
神奇

[求助] hspice仿真和icc报告时序存在差异

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