ATE test对scan无关port的处理？

无夕之风

在工具生成pattern的时候几乎只吃了pef和网表，没有对其他管教做约束，我看仿真中其实我们func的port也是有给值得，，，请教一下各位大佬，我们ATE得时候这些func得port怎么处理呢？或者还是在atpg得时候约束上？或者怎么样，，，目前仿真什么都没问题，但是ATE测试会出现部分pass部分fail

ivens_ye

重新ATPG 生成一下pattern, 在这过程中把和scan 无关的port delete 掉， pattern 中的值和ATE 测试时PAD tie 值或者默认值不一致会fail

无夕之风

ivens_ye 发表于 2025-1-21 10:23
重新ATPG 生成一下pattern, 在这过程中把和scan 无关的port delete 掉， pattern 中的值和ATE 测试时PAD ti ...

emm  我正在脚本中加约束，对func得port做mask  或者约束到X，，，，，直接删pef里面的端口吗？

hzyf

我一般是在tmax里面加constrain，例如add_pi_constraint 0 {XXX}，add_pi_constraint 1 {XXX}等，不知道有没有更好的办法

无夕之风

hzyf 发表于 2025-1-21 11:06
我一般是在tmax里面加constrain，例如add_pi_constraint 0 {XXX}，add_pi_constraint 1 {XXX}等，不知道有 ...

我印象中是特定几个会这么处理，，但是目前看起来是所有的都需要，，，等我试试吧

hzyf

无夕之风 发表于 2025-1-21 11:27
我印象中是特定几个会这么处理，，但是目前看起来是所有的都需要，，，等我试试吧
...

还有你仿真没问题可能是因为你只单独仿真digital了，你需要用顶层仿真，这样可以准确知道在scan mode下各种输入的状态。你可以看看你的仿真结果输入信号是不是在一直变化

无夕之风

hzyf 发表于 2025-1-21 11:40
还有你仿真没问题可能是因为你只单独仿真digital了，你需要用顶层仿真，这样可以准确知道在scan mode下各 ...

一直都是顶层仿真的  我们是数字顶层

ivens_ye

无夕之风 发表于 2025-1-21 11:01
emm  我正在脚本中加约束，对func得port做mask  或者约束到X，，，，，直接删pef里面的端口吗？ ...

我使用tessent 可以直接使用delete_primary_input/delete_primary_output 对冗余IO 进行处理

无夕之风

ivens_ye 发表于 2025-1-21 11:43
我使用tessent 可以直接使用delete_primary_input/delete_primary_output 对冗余IO 进行处理 ...

我刚才屏蔽了与scan无关的管教，但是现在FPGA测试给scan信号同样的激励，为什么板子输出的和仿真不一致呢~？知道为什么吗