VCS门级仿真时找不到DC综合生成的clock gate单元

紫昂跑得很快 · 发表于 2025-1-8 23:20:14

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DC中不加clock gate综合得到的网表可以使用VCS进行门级仿真，在DC中添加clock gate之后综合的网表无法进行VCS仿真，报错是无法找到门控的模块。
求助大佬这个是什么原因？

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kk2009 · 发表于 2025-1-9 06:40:39

你综合不是用的standard cell吧？
如果是standar cell 综合的，库里应该有现成的。

从图中看，报错的是用了synopsys的gate cell，你需要将这个加入到simulation里。
我没有用过DC，应该在DC的安装目录下有对应的。

Lover_Momo · 发表于 2025-1-9 09:01:42

1. 看一下调用的leaf cell，在如下目录是否能找到： ${DC_INSTALL}/packages/gtech/srv_ver/*.v
2. 综合没有使用SC库里面的ICG,就挺奇怪，注意Debug。

2596784844 · 发表于 2025-1-9 11:08:08

stdcell的库里没有cg单元吗，怎么是gtech的，看看gtech.v吃进去没有

紫昂跑得很快 · 发表于 2025-1-9 12:04:35

kk2009 发表于 2025-1-9 06:40
你综合不是用的standard cell吧？
如果是standar cell 综合的，库里应该有现成的。

谢谢大佬，我综合的时候添加了sny的两个db文件，仿真时没有添加这两个db的.v文件。

紫昂跑得很快 · 发表于 2025-1-9 12:10:00

2596784844 发表于 2025-1-9 11:08
stdcell的库里没有cg单元吗，怎么是gtech的，看看gtech.v吃进去没有

gtech.v这个文件在哪里啊？

2596784844 · 发表于 2025-1-9 16:14:26

紫昂跑得很快发表于 2025-1-9 12:10
gtech.v这个文件在哪里啊？

你没有用stdcell库吗？gtech库verilig在综合工具目录下面 synopsys/综合工具/packages/gtech/src_ver/gtech_lib.v

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