vcs -ams 编译uvm 报语法错误

hxysk

请教一下：
verilog 中想要使用wreal类型来传输real 值，并且保存inout 特性，于是在vcs 命令后添加-ams选项， 然后编译uvm1.2环境 报语法错误，如下图

                               
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1. Parsing included file '/tools/synopsys/vcs/Q-2020.03-SP2/etc/uvm-1.2/base/uvm_spell_chkr.svh'.
   
2. 
   
3. Error-[SE] Syntax error
   
4.   Following verilog source has syntax error :
   
5.   "/tools/synopsys/vcs/Q-2020.03-SP2/etc/uvm-1.2/base/uvm_spell_chkr.svh", 31:
   
6.   token is 'max'
   
7.     static const int unsigned max = '1;
   
8.                                  ^
   
9. 
   
10. 1 error
    
11. 
    

复制代码

                               
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这地方对于uvm 来说应该是没问题的，可能是ams 的编译器想要编译uvm？
多谢~

puxiancheng

试试，+systemverilogext+sv+svh，把.sv文件和.svh文件用systemverilog的语法去解析。

hxysk

Verilog-AAMS 和system verilog 语法上不兼容，所以用了wreal 就是换了个编译器。
仿真效率肯定下降不少。

saipolo

我的解决方案是创建synopsys_sim.setup文件，分部编译，使用vlogan将uvm库编译到默认的work库中，vams编译到指定的AMS库中，最后用vcs将两个逻辑库链接起来。