digital PLL里面如何保证DCO的控制信号只在两个相邻的code之间跳变？

hezea

请教一下，digital PLL里面如何保证DCO的控制信号只在两个相邻的code之间跳变？

目前仿真出来的瞬态结果里，DCO的code会跳好几个code，导致频率变化比较大，


换一个问法，有哪些方面的因素会影响DCO code的跳变幅度？

woodhorse007

降低数字滤波器带宽

lwzunique

什么结构得digital pll？是模型还是实际电路？~~~tdc精度？环路稳定性？干扰？时序问题？

tanborui123

可能的原因很多，首先你跑的是模型还是实际电路？环路滤波器的输出到dco是直接二进制对接的还是怎么样的？dco的分辨率如何，tdc精度如何，范围如何

hezea

lwzunique 发表于 2025-1-2 11:11
什么结构得digital pll？是模型还是实际电路？~~~tdc精度？环路稳定性？干扰？时序问题？ ...

感谢回复，是实际MOS管搭的电路，TDC精度约15ps，参考时钟25MHz，输出500MHz时钟，时序问题已经排除，环路稳定性还在建模中，建模这个有点困难。

hezea

tanborui123 发表于 2025-1-2 11:18
可能的原因很多，首先你跑的是模型还是实际电路？环路滤波器的输出到dco是直接二进制对接的还是怎么样的？d ...

感谢回答，是mos管搭的实际电路，滤波器到DCO是2进制对接，到DCO转温度计码，


DCO分辨是2MHz/bit，TDC是15ps左右，目前环路稳定性还在建模中...

tanborui123

hezea 发表于 2025-1-2 19:37
感谢回答，是mos管搭的实际电路，滤波器到DCO是2进制对接，到DCO转温度计码，

能锁定的话不会环路稳定性的问题，可能我感觉是滤波器参数可能设置的过大了，另外你的数字PLL应该是存在环路分频器的那种结构吧，这种建模不复杂，跟模拟不差多少，详细的你直接参考MIT的教授perrot 2009发的一篇教程，可以在cppsim.com上找到。如果是基于计数器的数字pll，那可能麻烦，那个我也没做过

lwzunique

对于单环路的系统，要么阶跃输入收敛到一个值要么振荡，即使相位裕度很差，也一定会在长时间之后会收敛。但是，对于有嵌套环路的或者多环路的系统，这个结论是不成立的，系统就是可能会收敛到某个dc值，在这个值附近振荡。
另外就是对于相位裕度小的系统，外界的扰动，都会让它重新建立，因为相位裕度小，它表现出在dc附近的振荡。
以上是对h(s)系统的一点理解，不一定对，供参考。
h(z)是否也是这个情况，这个没有仔细的去理解和研究过。

hezea

tanborui123 发表于 2025-1-3 09:42
能锁定的话不会环路稳定性的问题，可能我感觉是滤波器参数可能设置的过大了，另外你的数字PLL应该是存在 ...

感谢提示，现在将环路滤波器的比特数再加了一位，然后积分通路可以再缩小系数，收敛性就好很多了，


但是现在的问题是TDC的输出位数也要相应加一位，导致delay cell要加倍，功耗又上去了，不知有什么好的处理办法可以减少delay cell数？

hezea

lwzunique 发表于 2025-1-3 10:40
对于单环路的系统，要么阶跃输入收敛到一个值要么振荡，即使相位裕度很差，也一定会在长时间之后会收敛。但 ...

感谢讨论，目前进展如上，调整环路滤波器是有效果的。