verilog的schematic仿真，为什么还有延迟啊？

orientview · 发表于 2025-1-1 23:55:09

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

×

schematic仿真不应该是理想情况，零延迟吗？

lwzunique · 发表于 2025-1-2 08:58:12

本帖最后由 lwzunique 于 2025-1-2 09:03 编辑

code仿真没有延时我能理解，schematic仿真了，已经是晶体管了为什么没有延时呢？如果你说的是理想的逻辑门电路去仿真，逻辑门应该有延时的属性，起码建模的时候有一个范围，不然的话，你组合逻辑接成反馈了，仿真器就疯了.说到这就要说到仿真器的算法问题了，总归仿真器要有一个delta_t去迭代求解吧，可能这个delta_t非常小，但是得有。
所以，即使是code仿真，也必须有一个最小得delay，不然仿真器不会算。
既然是时序仿真，必然有输入和输出中间得转换过程，这个过程必须有时间，如果没有，那不是超光速了。

orientview · 发表于 2025-1-2 12:14:44

lwzunique 发表于 2025-1-2 08:58
code仿真没有延时我能理解，schematic仿真了，已经是晶体管了为什么没有延时呢？如果你说的是理想的逻辑门 ...

嗯，目前是verilog的原理图仿真，这个延时来自于哪里，如何设置？

lwzunique · 发表于 2025-1-2 14:12:43

verilog为啥用原理图仿真呢？用的什么工具，什么样子的原理图？

账号		自动登录	找回密码
密码			注册

[求助] verilog的schematic仿真，为什么还有延迟啊？

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

浏览过的版块

站长推荐 /1