verilog 中force和release的使用问题

霍无醉 · 发表于 4 天前

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在verilog中，信号A在force前的值是0，
force信号A在时间T1为1‘bx，然后在时间T2将信号release，release以后期望信号的值是0，但仿真结果是1’bx。

有知道原因的么？感谢

霍无醉 · 发表于 4 天前

顶~~~~~

flyskyseu · 发表于 4 天前

是不是给这个信号赋值的信号是x？

gaurson · 发表于 4 天前

这个信号原本的driver是什么类型的？reg还是wire？

acrofoxAgain · 发表于 4 天前

我理解force就想到于你在电路板上飞根线，给它一个强驱动，release就相当于把这根线拔了。拔完线并不必然回到飞线之前的状态。

sinva · 发表于 4 天前

原因是在force之前你不是给A的初始值是0？而不是给它一个连续赋值（驱动）如assign A=0;如果要A回到原始值需要持续的激励。

霍无醉 · 发表于 3 天前

gaurson 发表于 2024-12-30 18:39
这个信号原本的driver是什么类型的？reg还是wire？

是reg类型。原因应该是，release以后，没有继续对这个信号驱动，所以信号的值仍然是x态。
如果release以后，这个信号有被驱动为0，这个信号值才是0.

霍无醉 · 发表于 3 天前

flyskyseu 发表于 2024-12-30 18:03
是不是给这个信号赋值的信号是x？

是的，release以后，这个信号没有被驱动，也就是floating的，所以呈现x态

霍无醉 · 发表于 3 天前

sinva 发表于 2024-12-30 19:07
原因是在force之前你不是给A的初始值是0？而不是给它一个连续赋值（驱动）如assign A=0;如果要A回到原始值 ...

是这样没错。

有去写testbench测试了一下，感谢

霍无醉 · 发表于 3 天前

acrofoxAgain 发表于 2024-12-30 18:44
我理解force就想到于你在电路板上飞根线，给它一个强驱动，release就相当于把这根线拔了。拔完线并不必然回 ...

是的，要想回到最开始的0，需要在信号release以后，重新对信号驱动

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