SAR ADC ENOB前仿很差

kaix959

我搭了一个10bit 50MS/s的SAR ADC，ENOB很差只有6bit，把CDAC的开关用的Verilog A模型，开关策略为split cap结构，纯二进制电容阵列无冗余位，比较器也换成Verilog A 模型，SAR逻辑就是两个DFF

这是我的仿真波形
这是重建后的波形频谱分析结果噪声有-0.8dB
请大佬帮忙解答

kaix959

                               
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这是我的电路结构

wrss20080407

楼主仿真时间有点短啊   我看到你做fft的时候，起始点是30ns。但从波形来看，30ns的时候波形还没稳定下来呢

kaix959

wrss20080407 发表于 2024-12-25 21:08
楼主仿真时间有点短啊   我看到你做fft的时候，起始点是30ns。但从波形来看，30ns的时候波形还没稳定下来呢 ...

5bitADC的ENOB有4.7左右 你好，我是从这个点开始做的fft，是没稳定下来导致的吗，我分别试了几种不同的位数的ADC，6bitADC的ENOB有5.5左右，超过6bit后，ENOB就基本保持在6.1不变了

kaix959

wrss20080407 发表于 2024-12-25 21:08
楼主仿真时间有点短啊   我看到你做fft的时候，起始点是30ns。但从波形来看，30ns的时候波形还没稳定下来呢 ...

我试了一下在靠后一点的时间做FFT，现在有8.2bit，距离理想还有一点差距。还希望请您指导大概会出现问题的地方

wrss20080407

kaix959 发表于 2024-12-26 12:46
我试了一下在靠后一点的时间做FFT，现在有8.2bit，距离理想还有一点差距。还希望请您指导大概会出现问题 ...

做64点的fft，点数太少了，先试试1024点的fft。

从你发的图片来看，关键节点的波形挺规整的，我看不出别的问题了。

kaix959

wrss20080407 发表于 2024-12-26 14:52
做64点的fft，点数太少了，先试试1024点的fft。

从你发的图片来看，关键节点的波形挺规整的，我看不出别 ...

谢谢你，问题解决了，是我CDAC的VREF给的太小了，有些时间点P端和N端差值不为零

kaix959

wrss20080407 发表于 2024-12-26 14:52
做64点的fft，点数太少了，先试试1024点的fft。

从你发的图片来看，关键节点的波形挺规整的，我看不出别 ...

我做了一个斜坡信号的仿真，正负输入端都加一个斜坡信号，仿真出来在某些时间会一次跳变两个LSB，还希望请您指导一下这是由什么导致的呢