后仿过程中出现SDFCOM_NTCDTL这个warning怎么消除？

wyhhhxq23

用VCS进行时序后仿真，出现以下Warning，请问各位大佬该如何处理啊？
Warning-[SDFCOM_NTCDTL] NTC Delay is larger than ModPath Delay
../../A_doctor/smic_55nm_lib/stdcell/SCC55NLL_HS_RVT_V2p0c/verilog/scc55nll_hs_rvt_neg.v, 27699
instance: tb_top.u_e203_soc_top.u_e203_subsys_top.u_e203_subsys_main.u_e203_subsys_perips.u_sirv_ppi_fab.u_sirv_gnrl_icb_buffer.u_sirv_gnrl_cmd_fifo.dp_gt0_fifo_rf_1__fifo_rf_dffl.clk_gate_qout_r_reg_2.latch
  Negative Timing Check delay of signal "posedge CK" is "11",
  which is larger than module path delay "10"


就是之前一个坛友问过的问题，这个会导致这个cell的延时标的和sdf文件上不一致，从而导致mismatch？应该如何消除呢？
我之前仿真sdf2.1就没有这个warning，并且仿真正确，我想试着写一版sdf3.0，但是没有negative timing，结果仿真的时候，所有负的时序路径都出现时序违例？这又是为什么呢？