buck-boost DCDC流片测试不稳定会烧片

fh6413326 · 发表于 2024-12-24 12:07:52

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各位好，

本人设计的一款低压集成四开关功率管的升降压DCDC芯片，流片之后存在芯片不稳定，容易烧片的情况，由于本人经验欠缺，搞得焦头烂额，请各位提供些思路和解决办法，一下是一些芯片的情况说明：

低压芯片，输入1.5V~5.5V，输出1.5V~5V，负载能力>2A

第一批芯片：上电使能有的好有的坏（坏的芯片输出都没有），挑出来的好的芯片，上电使能功能正常，测过全部性能指标，老化高温，ESD和LU都测过没问题，就是使用的过程中不稳定，偶尔会坏死（不同的操作就会坏，比如偶尔一次的切换使能开关，或者加负载触发限流，亦或者长时间工作之后的切换使能），且不能恢复。
第二批芯片，有倒封植球，有常规QFN两种封装（做了ECO的，关死了修调功能模块，提高了一点限流点）：依然存在大量切换使能导致芯片坏死的情况，同时挑出来的相对好的芯片，所有的都不能带负载，不到1A必坏，不能恢复。（对比第一批好的芯片，限流功能正常，且减小负载可以恢复）
测试情况：
1. 没有外围电路的封装后的芯片，只接电源和AGND，切换使能，无损坏现象；接PGND（只与4个大的功率管和驱动电路有关），与PGND的相关的功率管烧毁。
2. 用QFN的芯片做了FIB，把buck和boost的续流管关死（驱动部分的栅端接死），排除电源地直通大电流的可能，回来继续测试，依然是切换使能芯片会死掉，不能带负载。

工艺厂给的解释：

1. 认为我们画功率管打散了pcell，未按Rule中规定的hard_constrain（强行规则限制），每一个ISO环里限制了功率管的个数，不能一整块大面积的管子用单独的一个环围起来（可是DCDC的大管子都是这样画，且之前流片也都没有问题）
2. 他认为以上的做法有风险，具体啥风险不知道，建议按规则布局layout；还说以前的画法没问题是因为具体的工艺产线不一样，且是比较幸运的情况。

各位大佬，给点建议，有没有遇到过类似的问题，或者idea去定位问题所在，谢谢！

fh6413326 · 发表于 2024-12-24 12:27:57

补充：工艺是东部180nmBCD

寂寞的歌 · 发表于 2024-12-25 19:49:08

芯片烧毁之后又做decap分析吗？烧毁的地方在哪儿？又没有共同点？

wang.bin · 发表于 2024-12-25 20:01:02

"认为我们画功率管打散了pcell，未按Rule中规定的hard_constrain（强行规则限制），每一个ISO环里限制了功率管的个数，不能一整块大面积的管子用单独的一个环围起来（可是DCDC的大管子都是这样画，且之前流片也都没有问题"
经常这么画啊，按他的hard_constrain得浪费多少面积。