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[求助] calibre lvs 比对后出错

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发表于 7 天前 | 显示全部楼层 |阅读模式

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后端新手,项目尾期,lvs比对出现了很多错误;由于时间问题,没办法在帖子上求助,同时我也会查找资料想办法解决问题。

LVS rules setup中修改了:
LVS RECOGNIZE GATES                    ALL
LAYOUT CASE                            YES
SOURCE CASE                            YES
LVS COMPARE CASE                       NAMES TYPES SUBTYPES VALUES

ICC导出的.v网表可以通过后仿真。但是v2lvs之后和gdsii对比就会报很多错。下面是部分报告。

                               
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下面附一个lvs_report。



lvs_report.txt

52.09 KB, 下载次数: 6 , 下载积分: 资产 -2 信元, 下载支出 2 信元

 楼主| 发表于 7 天前 | 显示全部楼层
sorry,附件竟然是默认下载两信元,重新上传个0信元的。


lvs_report.txt

52.09 KB, 下载次数: 3 , 下载积分: 资产 -2 信元, 下载支出 2 信元

 楼主| 发表于 7 天前 | 显示全部楼层
本帖最后由 Patrick0809 于 2024-12-17 13:37 编辑


Patrick0809 发表于 2024-12-17 11:04
sorry,附件竟然是默认下载两信元,重新上传个0信元的。


怎么设置了0信元还是不行

网上资料查到:layout net大于source net情况有可能是open。
 楼主| 发表于 7 天前 | 显示全部楼层
本帖最后由 Patrick0809 于 2024-12-17 15:30 编辑

重新生成spice网表:v2lvs -v lvs.v -o output.sp -s STD.cdl -l STD.v
之前生成的时候没加选项-l STD.v,生成时出现了warning,当时没注意。现在生成的spice网表会include STD.cdl,不需要在calibre中手动添加了。

现在calibre的lvs比对结果也发生了变化。我看了所有的比对都是layout中填充了带有cap的filler,而spice中没有(生成lvs.v时添加了-no_core_filler_cells选项)。

将layout中的带有cap的filler全部换成空的filler,重新进行lvs比对结果,其中部分STD比对出错(STD也能错。。。);
剩余的错误大多数是layout中出现了很多名为ICV_xx的模块,但是source中没有;这个ICV_xx模块是怎么生成的呢。(ICV不是icc带的工具么)


下载_compressed.png
发表于 7 天前 | 显示全部楼层
最快的方法找你们 负责PV 的同事 。
 楼主| 发表于 7 天前 | 显示全部楼层


fenger2038 发表于 2024-12-17 15:55
最快的方法找你们 负责PV 的同事 。


模拟公司,数字全流程只有我自己弄,模拟版图同事也不会数字的lvs。
现在改过之后lvs比对结果又变了,评论还在审核。
发表于 7 天前 | 显示全部楼层
先看erc的报告,这么多mismatch的地方优先考虑PG是不是有问题
 楼主| 发表于 7 天前 | 显示全部楼层


dingyisuper1 发表于 2024-12-17 16:25
先看erc的报告,这么多mismatch的地方优先考虑PG是不是有问题


有图片审核的慢,我描述下现在的lvs比对结果。

重新生成spice,v2lvs -v lvs.v -o output.sp -s STD.cdl -l STD.v;之前生成的spice没有添加-l STD.v选项。

进行lvs比对,结果为layout中有很多带cap的filler,但是source中没有。(生成lvs.v的时候去掉了filler例化生成,Verilog中无filler描述)

删掉版图中带cap的filler,重新填充空的filler,重新生成gdsii,进行lvs比对,比对结果为:

可能由于添加了STD.v的原因,lvs比对后有几个STD cell在layout中和source中不同。
layout中有很多例化名为ICV的模块,在source中没有。这几个模块就是几根mos管,但是在原理图中看不出来是pmos还是nmos,不知道这几个ICV是哪里来的。

lay.net中的ICV:

.SUBCKT ICV_1
** N=25 EP=0 IP=0 FDC=0
.ENDS
***************************************
.SUBCKT ICV_2
** N=78 EP=0 IP=0 FDC=0
.ENDS
***************************************
。。。



发表于 7 天前 | 显示全部楼层


Patrick0809 发表于 2024-12-17 16:43
有图片审核的慢,我描述下现在的lvs比对结果。

重新生成spice,v2lvs -v lvs.v -o output.sp -s STD.cdl ...


先看erc的结果呀,pg没连好的话看逻辑连接关系没意义的,你可以点一下这里

                               
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 楼主| 发表于 6 天前 | 显示全部楼层


dingyisuper1 发表于 2024-12-17 17:01
先看erc的结果呀,pg没连好的话看逻辑连接关系没意义的,你可以点一下这里



只有这一项没pass,在查是什么原因。

                               
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