Verilog-A代码逻辑求助

缘梦寻心 · 发表于 2024-12-8 14:40:11

各位大佬好，我这边正在用Verilog-A实现一个延时模块。

功能要求：根据输入的“delay_time”的电压大小让输入信号延时相对应的时长。

现在我的主要设计思路就是利用外部时钟对采样信号进行实时更新，根据延时时长"delay_time"的大小
确定输出过去某一个时间点的输入信号。

代码和运行结果如下：

登录/注册后可看大图

现在存在的问题就是无论我怎么改变“delay_time'”大小。他都只能延时10ms（一个时钟周期）

还请各位大佬指点错误在哪以及改正方法

Patrick0809 · 发表于 2024-12-9 14:57:22

没见过模拟的analog begin块，但是其中的两个条件是并行执行的，有没有可能你想要写进去的delayed_in由于触发条件根本没写进去，可以多拉几根信号查看是哪一步出了问题吧。

登录/注册后可看大图

zixin1hao · 发表于 2024-12-9 19:01:48

@ cross语句里面的 for 循环，在每个clk上升沿都会从i=0-->buffer_max执行一遍，所以整个delayed_in[]数组其实都是delayed_in[0]=上一个clk沿的V(in)

登录/注册后可看大图

[求助] Verilog-A代码逻辑求助

站长推荐 /2