为什么 Clock tree 上不能混用 VT 做 tree

zhoufengfan

为什么 Clock tree 上不能混用 VT 做 tree，是因为不同 VT 的timing derate 不同吗？
然而，在修timing 的时候可以在 data path 上替换  vt 呢？

hxy2018

clock tree上要做到clock skew尽量小，如果选用不同的VT的话，clock skew不容易收敛，

ywwuyifan

tsmc有highly recommend只用一种VT和gate length

omityoung

ocv 偏差不同

zhoufengfan

omityoung 发表于 2024-12-3 18:17
ocv 偏差不同

如果考虑 OCV 的话 data path 上也应该会有影响，那么 data path 也应该是只用一种 vt 比较好，不过我们一般在修 timing 的时候会替换 vt ，没有像 clock path 要求那么严格 。

dingyisuper1

zhoufengfan 发表于 2024-12-4 10:25
如果考虑 OCV 的话 data path 上也应该会有影响，那么 data path 也应该是只用一种 vt 比较好，不过我们一 ...

你这不是理解挺清楚的了，就是策略问题呗；

clock path影响比较大，所以尽量严格一点；
data path影响没那么大，所以可以换vt。你要是说data path上全是一种vt是不是也更好，这timing meet不了呀

hxy2018

clock tree的目标是skew要小，尽量减少ocv的影响。data path的目标是满足时序及DRC等，没有对vt有严格要求。