模拟版图LVS报错求解

youngabin · 发表于 2024-10-16 13:46:19

跑LVS的时候两个电阻都报这个错，以前没遇到过，这是什么原因导致的，求解。

yuxidaliumang · 发表于 2024-10-16 13:51:10

同样没见过这种问题，看看抽出来的cdl里面电阻的属性的length和width,

有些懒的二虎 · 发表于 2024-10-16 14:06:05

这个电阻网表里没信息？

Supremmcs · 发表于 2024-10-16 14:19:37

把线路和版图网表里面的电阻参数比较一下，顺便看看netlist export关于电阻选项有没有问题

幸福喵喵教主 · 发表于 2024-10-16 14:24:56

电阻是自己画的还是调的？看看电阻电位和层次

飞翔的鸟 · 发表于 2024-10-17 08:46:48

解决了吗？感觉像是lvs rule里面的问题，没有提到width length

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