关于利用Cadence设计DTC...

JerryKinggg

小白想用Cadence做一个DTC，然后把各种数字模块通过Cadence仿真一下PLL的环路锁定时间以及锁定的频率作为自己的毕业设计，请教一下各位前辈有没有相关书籍可以参考一下，关于数字设计的Modelsim以及模拟设计的PLL软件（ADS、Matlab、Cadence）都有，能不能请教一下各位大神有没有相关资料或者论文帮我简单入一下门让我先搭个电路跑跑。

PS：本人仿真过简单的模拟PLL，基本的仿真方法都有了解，希望大佬们指点一下
万分感谢！！！！！

大神父王喇嘛

Fig10的结构复现一下应该就可以用，先拿最小尺寸的mom电容当CLSB，大概是几fF，调电阻尺寸来保证各PVT下的DTC分辨率，就用rvt管子搭开关和反相器就行

JerryKinggg

顶一下，不能沉了，看论文看emo了

JerryKinggg

大神父王喇嘛 发表于 2024-10-11 11:29
Fig10的结构复现一下应该就可以用，先拿最小尺寸的mom电容当CLSB，大概是几fF，调电阻尺寸来保证各PVT下的D ...

谢谢大佬，我先去试一试，你这个答案已经很好了，非常感谢

大神父王喇嘛

JerryKinggg 发表于 2024-10-11 12:55
谢谢大佬，我先去试一试，你这个答案已经很好了，非常感谢

加油噢

JerryKinggg

大神父王喇嘛 发表于 2024-10-11 13:57
加油噢

大佬，我昨天试着复现了一下这个结构，有几个问题存在：

1.我不知道电容阵列中控制信号该如何去控制，也就是图中的D1控制信号不知道如何产生。
2.输入的DTC code我也不知道怎么去模拟仿真，这个电路用cadenc搭还是用verilog搭我也不太清楚，能请你再详细一点指导我吗?
万分感谢

JerryKinggg

我尝试用cadence搭了电路，一方面搭出来不知道怎么加激励源比较合适，另一方面也不太清楚电路图中这个reset信号怎么实现，真是难受啊，感觉都要破防了:@

大神父王喇嘛

JerryKinggg 发表于 2024-10-12 14:51
大佬，我昨天试着复现了一下这个结构，有几个问题存在：

1.我不知道电容阵列中控制信号该如何去控制，也 ...

D1就是DTCcode经过重定时产生的，重定时主要是降低DTC非线性，仿真时候写一个计数器累加输出就能产生测试用的DTCcode了。
你的DTC是用来补偿小数PLL的相位差吗？如果是的话那还需读一下SSPLL的小数实现原理，写一个verilog模块产生DTCcode，辅助环路锁定。

大神父王喇嘛

JerryKinggg 发表于 2024-10-12 16:36
我尝试用cadence搭了电路，一方面搭出来不知道怎么加激励源比较合适，另一方面也不太清楚电路图中这个reset ...

reset就是一个窄脉冲信号，几百ps的高电平就够了，用延时模块+门电路可以实现

JerryKinggg

大神父王喇嘛 发表于 2024-10-12 17:31
D1就是DTCcode经过重定时产生的，重定时主要是降低DTC非线性，仿真时候写一个计数器累加输出就能产生测试 ...

大佬你好，我的DTC是用Cadence搭晶体管做的，感觉没办法得到想要的波形，应该是模拟模块的问题，我去补一下verilog方面的内容，然后试着用modelsim复现一下我在给你发消息求助，谢谢你的指导。等我搞懂一点再给你留言。