关于利用Cadence设计DTC...

JerryKinggg · 发表于 2024-10-12 20:26:48

大神父王喇嘛发表于 2024-10-12 17:33
reset就是一个窄脉冲信号，几百ps的高电平就够了，用延时模块+门电路可以实现
...

好像完全搞错了，我在我的模拟模块中reset信号是用了输入信号经过2个inv的延时产生，这可能是导致我输出波形不对的重要原因。

JerryKinggg · 发表于 2024-10-16 20:03:57

学了好几天，还是被糟糕的verilog基础以及贫瘠的PLL知识压垮了，下班了，明天继续研究

zjh2001 · 发表于 2024-10-23 16:37:04

JerryKinggg 发表于 2024-10-16 20:03
学了好几天，还是被糟糕的verilog基础以及贫瘠的PLL知识压垮了，下班了，明天继续研究 ...

楼主可以加个好友吗，我的方向也是要做全数字锁相环，纯纯小白，导师以前是做cppll的，给不了我帮助，想和楼主一起学习交流一下

zjh2001 · 发表于 2024-10-23 16:38:52

本帖最后由 zjh2001 于 2024-10-23 16:45 编辑

zjh2001 发表于 2024-10-23 16:37
楼主可以加个好友吗，我的方向也是要做全数字锁相环，纯纯小白，导师以前是做cppll的，给不了我帮助，想 ...

JerryKinggg · 发表于 2024-10-28 14:44:24

zjh2001 发表于 2024-10-23 16:38

qq:1069609192

Akitosan · 发表于昨天 22:47

zjh2001 发表于 2024-10-23 16:37
楼主可以加个好友吗，我的方向也是要做全数字锁相环，纯纯小白，导师以前是做cppll的，给不了我帮助，想 ...

要不加一下好友吧，我开的方向也是数字锁相环，组里没有任何积累，纯纯小白鼠，光看论文也是闭门造车，咱们可以互相帮助一下

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