如何约束所有跨时钟域路径？

upsidedown · 发表于 2024-10-10 14:14:20

cyannn 发表于 2024-10-10 13:45
感谢，但是不指定allow_path直接去max_delay还是会报unconstrained，可以约束上一级Q到这一级D的，但是不 ...

我没理解 “跨时钟域路径走线延迟太长”指的不是信号线吗？你想约束的不是信号路径(前面触发器的clock pin到后面触发器的d pin)吗？

upsidedown · 发表于 2024-10-10 14:17:16

hxy2018 发表于 2024-10-10 14:06
可以看下unconstrained的pin上的launch clock和capture clock, report_timing -unconstrained看下uncons ...

用了set_clock_group -asynchronous就使set_max_delay -from clka -to clkb无效了前者的优先级高。需要用pin到pin的set_max_delay。

hxy2018 · 发表于 2024-10-10 14:39:05

upsidedown 发表于 2024-10-10 14:17
用了set_clock_group -asynchronous就使set_max_delay -from clka -to clkb无效了前者的优先级高。需要 ...

如果是设置了set_clock_group -async的话，set_max_delay -from [clock] -to [clock]就没用了。只能用set_max_delay 到Q pin上打断原来的timing path来约length了。
若没设置aysnc group的话，可以用set_max_delay -from [clock] -to [clock]。

cyannn · 发表于 2024-10-10 15:47:02

upsidedown 发表于 2024-10-10 14:14
我没理解 “跨时钟域路径走线延迟太长”指的不是信号线吗？你想约束的不是信号路径(前面触发器的clock p ...

是这样，但是要对齐Bus什么的不是还是要从时钟source检查起么

upsidedown · 发表于 2024-10-10 15:54:04

cyannn 发表于 2024-10-10 15:47
是这样，但是要对齐Bus什么的不是还是要从时钟source检查起么

对齐bus是指什么？能否详细描述一下期望约束的是什么？是让总线里各个bit的skew很小还是跨时钟路径上的线足够短？

cluster116 · 发表于 2024-10-10 17:21:00

1、基于独立的时序提取方法：每个约束信息之间都是不相关的，建立时间的最终确定基于输入信号在时钟最近处产生错误的时间点上，建立时间的输入过程中不考虑保持时间的影响。结果比较偏激。
2、规定系统设计阶段必须进行系统级信号完整性设计，尽量避免复杂拓扑，对每块单板接口的拓扑进行约束，时钟等关键信号尽量采用点对点方式传送。