分频器产生的时钟抖动jitter如何讨论

youngyq · 发表于 2024-10-3 16:09:53

您需要登录才可以下载或查看，没有账号？注册

x

如题

设计了一个2Ghz的用多个D触发器串联进行分频到125M的分频电路被问及，如何分析这个分频电路时钟的抖动jitter，以及这个表达式怎么写？
想问有什么资料推荐吗

ADC_coco · 发表于 2024-10-3 16:20:14

触发器是工艺库给的吗，感觉这个就不好分析，只能仿真吧，如果是clock buffer的话，jitter=Vnoise/SR

Shiozaki · 发表于 2024-10-4 13:57:23

N^2倍Noise

ipmsn5 · 发表于 2024-10-6 04:25:28

本帖最后由 ipmsn5 于 2024-10-6 04:28 编辑

DFF级联会造成jitter的累计，这估计就是为啥被问这个问题的原因。
把异步DFF改成同步输出，就可以了。

auch0311 · 发表于 2024-10-6 11:21:03

谢谢

[求助] 分频器产生的时钟抖动jitter如何讨论