LDO后仿真PSR恶化严重

qq1667500670 · 发表于 2 小时前

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LDO后仿，PSR在1k-100khz时PSR恶化了20dB，只提R没问题，提R+C就差很多，R+C+CC与R+C结果类似，通过屏蔽线发现与偏置电路几根线有关，对这些线做了多次优化，没有效果。另外BIAS1模块加后仿真的网表，其他模块是前仿网表进行ac仿真看LDO的VOUT就已经差很多，下图是BIAS1模块，有没有佬解释一下

qq1667500670 · 发表于 2 小时前

BIAS1

shaocc21 · 发表于 1 小时前

VDD跟上面PMOS的栅寄生比较大，会导致偏置出问题，在偏执输出加个无源LPF或者栅和VDD间加个电容。

tf001 · 发表于 1 小时前

看下cc哪里比较大，加入前仿看，应该是引入了较大的couple，形成了到输出的路径

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