LDO后仿真PSR恶化严重

qq1667500670 · 发表于 2024-9-25 15:06:39

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LDO后仿，PSR在1k-100khz时PSR恶化了20dB，只提R没问题，提R+C就差很多，R+C+CC与R+C结果类似，通过屏蔽线发现与偏置电路几根线有关，对这些线做了多次优化，没有效果。另外BIAS1模块加后仿真的网表，其他模块是前仿网表进行ac仿真看LDO的VOUT就已经差很多，下图是BIAS1模块，有没有佬解释一下

qq1667500670 · 发表于 2024-9-25 15:11:06

BIAS1

shaocc21 · 发表于 2024-9-25 16:01:34

VDD跟上面PMOS的栅寄生比较大，会导致偏置出问题，在偏执输出加个无源LPF或者栅和VDD间加个电容。

tf001 · 发表于 2024-9-25 16:02:35

看下cc哪里比较大，加入前仿看，应该是引入了较大的couple，形成了到输出的路径

qq1667500670 · 发表于 2024-9-25 17:20:51

tf001 发表于 2024-9-25 16:02
看下cc哪里比较大，加入前仿看，应该是引入了较大的couple，形成了到输出的路径 ...

可是我不提CC，只提R+C比R+C+CC还要差两三个dB

qq1667500670 · 发表于 2024-9-26 18:59:55

本帖最后由 qq1667500670 于 2024-9-26 19:35 编辑

shaocc21 发表于 2024-9-25 16:01
VDD跟上面PMOS的栅寄生比较大，会导致偏置出问题，在偏执输出加个无源LPF或者栅和VDD间加个电容。 ...

谢谢佬，很有用，但是这个电容一般加多少呢，我这两个偏置电路要加15pF才能有较好的效果，这合理吗，面积会增大很多

zh2546881399 · 发表于 2024-9-27 09:32:55

大佬，请教一下后仿怎么屏蔽线呢？

qq1667500670 · 发表于 2024-9-27 18:10:00

zh2546881399 发表于 2024-9-27 09:32
大佬，请教一下后仿怎么屏蔽线呢？

Outputs--Nets--specified Nets--Exclude

qq1667500670 · 发表于 2024-9-28 14:14:15

qq1667500670 发表于 2024-9-25 15:11
BIAS1

红线是前仿，绿线是后仿的，黄线是在后仿提参屏蔽了偏置模块几根线，前后仿真在100khz的时候差了20dB，有没有佬分析一下原因

shaocc21 · 发表于 2024-9-29 09:31:35

qq1667500670 发表于 2024-9-26 18:59
谢谢佬，很有用，但是这个电容一般加多少呢，我这两个偏置电路要加15pF才能有较好的效果，这合理吗，面积 ...

15pF属于正常可接受的

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