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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › LDO后仿真PSR恶化严重
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查看: 2428|回复: 17

[求助] LDO后仿真PSR恶化严重

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qq1667500670
发表于 2024-9-25 15:06:39 | 显示全部楼层 |阅读模式

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LDO后仿，PSR在1k-100khz时PSR恶化了20dB，只提R没问题，提R+C就差很多，R+C+CC与R+C结果类似，通过屏蔽线发现与偏置电路几根线有关，对这些线做了多次优化，没有效果。另外BIAS1模块加后仿真的网表，其他模块是前仿网表进行ac仿真看LDO的VOUT就已经差很多，下图是BIAS1模块，有没有佬解释一下
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qq1667500670
 楼主| 发表于 2024-9-25 15:11:06 | 显示全部楼层
BIAS1

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shaocc21
发表于 2024-9-25 16:01:34 | 显示全部楼层
VDD跟上面PMOS的栅寄生比较大，会导致偏置出问题，在偏执输出加个无源LPF或者栅和VDD间加个电容。
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tf001
发表于 2024-9-25 16:02:35 | 显示全部楼层
看下cc哪里比较大，加入前仿看，应该是引入了较大的couple，形成了到输出的路径
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qq1667500670
 楼主| 发表于 2024-9-25 17:20:51 | 显示全部楼层


tf001 发表于 2024-9-25 16:02
看下cc哪里比较大，加入前仿看，应该是引入了较大的couple，形成了到输出的路径 ...


可是我不提CC，只提R+C比R+C+CC还要差两三个dB
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qq1667500670
 楼主| 发表于 2024-9-26 18:59:55 | 显示全部楼层
本帖最后由 qq1667500670 于 2024-9-26 19:35 编辑


shaocc21 发表于 2024-9-25 16:01
VDD跟上面PMOS的栅寄生比较大，会导致偏置出问题，在偏执输出加个无源LPF或者栅和VDD间加个电容。 ...


谢谢佬，很有用，但是这个电容一般加多少呢，我这两个偏置电路要加15pF才能有较好的效果，这合理吗，面积会增大很多
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zh2546881399
发表于 2024-9-27 09:32:55 | 显示全部楼层
大佬，请教一下后仿怎么屏蔽线呢？
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qq1667500670
 楼主| 发表于 2024-9-27 18:10:00 | 显示全部楼层


zh2546881399 发表于 2024-9-27 09:32
大佬，请教一下后仿怎么屏蔽线呢？


Outputs--Nets--specified Nets--Exclude
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qq1667500670
 楼主| 发表于 2024-9-28 14:14:15 | 显示全部楼层


qq1667500670 发表于 2024-9-25 15:11
BIAS1


红线是前仿，绿线是后仿的，黄线是在后仿提参屏蔽了偏置模块几根线，前后仿真在100khz的时候差了20dB，有没有佬分析一下原因
PSRR.PNG
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shaocc21
发表于 2024-9-29 09:31:35 | 显示全部楼层


qq1667500670 发表于 2024-9-26 18:59
谢谢佬，很有用，但是这个电容一般加多少呢，我这两个偏置电路要加15pF才能有较好的效果，这合理吗，面积 ...


15pF属于正常可接受的
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