hlmc 55nm poly密度疑惑

benjude

想问下做过华力55nm的小伙伴，DRC里有个poly密度max 40%，你们是怎么处理的。

这个40%不仅是full chip的，还有报100 x 100 范围内这样的 。

这个问题很疑惑的点在于布局，管子尺寸大点，放在一起就容易报出来。导致不得不拉开间距，这样匹配性也弱一些。

做其他工艺没有这个问题，都是poly密度不够，洒dummy解决，这个超了的就难顶。

问过工厂，回答模棱两可，主要意思还是按rule来。但按rule画确实太抽象了，比如电流镜的管子都得拉开放很远才不报错。

个人感觉值不太合理，设置成max不超60%，70%，80%这样就很nice，不清楚工艺上是啥原因。

benjude

自顶一个

hxzjdbl

做过28 22 的工艺都会有POLY密度MAX 的rule 。如果是full chip的密度问题应该还好吧 如果是划分window下的POLY密度超了通常做法就是拉开间距了 可以问问电路匹配性要求有多高 或者 管子尺寸能不能调