CTS过后的hold路径违例分析，新手求教

keqing

                               
登录/注册后可看大图

cts过后的违例分析 要怎么去进行呢 从哪个点出发 和前端反应什么问题 如何修改呢
timing报告要怎么看呢 有没有好心大佬教导一下呀 小弟不胜感激

cxksyue

这条路径是到组合逻辑端的clock gating check，大概率是假的，去跟前端确认一下，看要不要check，不需要check的话可以在约束里面设set_disable_clock_gating_check.
而且你这条从端口过来的路径，约束里面就没约这个端口，在pt里也是看不到这条路径的。

keqing

cxksyue 发表于 2024-9-25 09:50
这条路径是到组合逻辑端的clock gating check，大概率是假的，去跟前端确认一下，看要不要check，不需要che ...

好的 感谢！请问这些知识可以怎么补呢，刚刚接触后端只会跑一些流程，不会debug

keqing

cxksyue 发表于 2024-9-25 09:50
这条路径是到组合逻辑端的clock gating check，大概率是假的，去跟前端确认一下，看要不要check，不需要che ...

请问前端给过来的sdc文件，要怎么根据report timing修改呢

cxksyue

keqing 发表于 2024-9-25 10:16
请问前端给过来的sdc文件，要怎么根据report timing修改呢

约束文件让前端去改，后端不要改约束，尤其是新手。命令就是set_disable_clock_gating_check pin名

keqing

cxksyue 发表于 2024-9-25 10:22
约束文件让前端去改，后端不要改约束，尤其是新手。命令就是set_disable_clock_gating_check pin名
...

                               
登录/注册后可看大图

请问pin的名字是填写报出来的这个吗

keqing

cxksyue 发表于 2024-9-25 10:22
约束文件让前端去改，后端不要改约束，尤其是新手。命令就是set_disable_clock_gating_check pin名
...

谢谢，这个命令把default路径上的违例屏蔽掉了，请问剩下的例如reg2cgate路径上若干violation的问题，需要关注哪些数值和条件来debug，并且和前端反馈呢

keqing

cxksyue 发表于 2024-9-25 10:22
约束文件让前端去改，后端不要改约束，尤其是新手。命令就是set_disable_clock_gating_check pin名
...

打扰您了，刚刚使用set_disable_clock_gating_ckeck命令把default路径上的违例屏蔽掉了，剩下的reg2cagte路径上的若干条violation的分析，需要关注哪些数值和说明呢，然后再去和前端反馈问题

                               
登录/注册后可看大图

ywwuyifan

keqing 发表于 2024-9-25 12:23
打扰您了，刚刚使用set_disable_clock_gating_ckeck命令把default路径上的违例屏蔽掉了，剩下的reg2cagte ...

source insertion delay怎么是负的，是不是set_ccopt_property update_io_latency没有设false

endpoint pin是A2看上去不像是icg cell，去问问前端是不是false path吧

keqing

ywwuyifan 发表于 2024-9-26 08:43
source insertion delay怎么是负的，是不是set_ccopt_property update_io_latency没有设false

endpoint  ...

设计里面没有使用io，请问这个问题需要如何解决呢，求指导！十分感谢！