spyglass lint检查报错：关于三态门使能信号控制

upsidedown

Patrick0809 发表于 2024-9-25 14:12
感谢解惑，意思就是在顶层例化一个module PAD，然后将iic接口例化上去，现在就是没有PAD的模型了，在网上 ...

如果是仿真，这样可以的，你前面写的assign也可以。实际上做芯片，pad是用库里的元件，这个电路不是用rtl综合出来的。

Patrick0809

upsidedown 发表于 2024-9-25 17:57
如果是仿真，这样可以的，你前面写的assign也可以。实际上做芯片，pad是用库里的元件，这个电路不是用rtl ...

对于“pad是用库里的元件”，是综合时使用的IO库么，工艺厂商给standcell库的时候特意指出了没有IO库，没有IO库的话怎么办；

对于“这个电路不是用rtl综合出来的”，我把更改之后的代码综合后，可以正常生成一个三态门，不是用RTL综合出来的意思是指的i2c的三态门电路不是这么综合的么。

                               
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upsidedown

Patrick0809 发表于 2024-9-26 10:01
对于“pad是用库里的元件”，是综合时使用的IO库么，工艺厂商给standcell库的时候特意指出了没有IO库，没 ...

必须有io库（不是standcell库，可以是工艺厂提供也可以是工艺兼容的第三方提供），综合时作为link library。pad是芯片和外界的接口，这个芯片的iic要和其他iic设备通信，就需要通过pad（sda是一个双向pad，包含三态电路）。用rtl写的三态逻辑根本用不上，除非你要在同一个芯片里做多个iic互相通信，这不太可能吧？

Patrick0809

upsidedown 发表于 2024-9-26 15:19
必须有io库（不是standcell库，可以是工艺厂提供也可以是工艺兼容的第三方提供），综合时作为link librar ...

工艺厂商给的回复是：EHV工艺没有支持的IO库。

我这颗芯片是一颗数模混合芯片（反向的），模拟部分包裹了数字部分，数字部分输入的信号都是PIN脚经过了一些mos管然后到数字模块，输出信号到了数模转换模块，所以我在后续的PR流程就会比较晕，目前方案是数字PR出一个GDS文件，然后交给模拟版图，模拟版图在cadence里直导入数字的版图，然后把模拟的部分抄进去，PAD可能也是由他们画把，我们是模拟小公司，这种流程都没做过，数字部门刚成立，所以问题比较多。

upsidedown

Patrick0809 发表于 2024-9-26 17:05
工艺厂商给的回复是：EHV工艺没有支持的IO库。

我这颗芯片是一颗数模混合芯片（反向的），模拟部分包裹 ...

我也没用过特殊工艺，以前的项目只有模拟pad可能需要自己设计，而数字pad都是工厂提供或从第三方购买。不过我想在ehv工艺上用的低速gpio pad应该是有卖的，如果你们不打算自己设计，可以买ip。

Patrick0809

upsidedown 发表于 2024-9-26 18:05
我也没用过特殊工艺，以前的项目只有模拟pad可能需要自己设计，而数字pad都是工厂提供或从第三方购买。不 ...

我做的数字部分相当于这颗数模混合芯片中的数字模块吧，数字的IO在芯片中相当于wire，所以数字PAD的IP应该不需要吧

upsidedown

Patrick0809 发表于 2024-9-27 10:29
我做的数字部分相当于这颗数模混合芯片中的数字模块吧，数字的IO在芯片中相当于wire，所以数字PAD的IP应 ...

那你做的就不是芯片顶层。如果只做模块就不管pad（会有别人负责），你不需要设计三态电路，只要把sda_in和dir留出来就行。

Patrick0809

upsidedown 发表于 2024-9-27 10:36
那你做的就不是芯片顶层。如果只做模块就不管pad（会有别人负责），你不需要设计三态电路，只要把sda_in ...

好的，了解了，谢谢解答

mosfat

曾经也遇到过，还以为是spyglass误报……