求问create_clock和create_generated_clock的区别和使用场景

summerxyc · 发表于 2024-9-19 17:33:42

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请问以下场景的clock约束是使用create_clock还是使用create_generated_clock更合适
CLK_RCH，CLK_XTH，CLK_DPLL是外部端口输入的时钟，AHB_CLK是使用的时钟。AHB_CLK和其前级时钟源头都是异步时钟
请问此场景下是否在可以在第3个mux的输出端直接create_clock AHB_CLK，其中周期设置成CLK_RCH，CLK_XTH，CLK_DPLL中周期最小的即可
还是需要通过create_generated_clock的方式来约束AHB_CLK，这样方式比较麻烦，而且最后一级mux还需要注意多径问题

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zhiwenhao · 发表于 2024-9-20 09:29:19

学习下，之前刚开始做综合时我们是取最快的频率设置的，现在都是generate后再用set_clock_groups设置成physically或logically exclusive

upsidedown · 发表于 2024-9-20 15:27:28

假如前面的时钟没有驱动与最后的mux输出的时钟驱动的电路有交汇，并且能确定在最后的mux输出创建时钟可以表示最恶劣条件（包括频率、相位、占空比，latency，transition等），并且这个时钟不用来关联input delay，那么可以在最后的mux输出端直接创建时钟。create_clock和create_generated_clock的少量区别在于：1.前者可以创建虚拟时钟; 2.后者可以继承master时钟的source latency（通常不需要）; 3.generated时钟可以用master时钟的waveform衍生出新的waveform（时钟多的话会方便，但并不是必需的方式）。默认generated clock和clock都是独立的clock group，没有本质区别。

summerxyc · 发表于 2024-9-20 19:20:55

upsidedown 发表于 2024-9-20 15:27
假如前面的时钟没有驱动与最后的mux输出的时钟驱动的电路有交汇，并且能确定在最后的mux输出创建时钟可以表 ...

谢谢对clock和generated clock的区别做了说明。目前主要是觉得用generated clock的方式会比较繁琐，每一级都要详细约束，，想利用异步这个特性约束的简单些。

hxy2018 · 发表于 2024-9-21 14:40:06

如果ABH_CLK与CLK_RCH, CLK_XTH, DPLL没有交互的话，是可以直接create_clock的，选择最差的period，transition等，这算是比较悲观的。但大部分的case中mux后的clock会与前面的clk有交互的，这样的话就不能create clock了，必须要设置generated clock及clock group.

summerxyc · 发表于 2024-9-25 16:27:14

hxy2018 发表于 2024-9-21 14:40
如果ABH_CLK与CLK_RCH, CLK_XTH, DPLL没有交互的话，是可以直接create_clock的，选择最差的period，transit ...

好的，谢谢了

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