PFD+CP仿真时遇到的困惑

Mrikato · 发表于 2024-9-5 10:24:34

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看了很多帖子，使用PSS+PNOISE进行PFD+CP仿真，需要在电荷泵打开的时候仿真相位噪声，请问是需要让PFD两路输入信号不一致从而让电荷泵打开吗

古梅 · 发表于 2024-9-5 10:44:54

跑死区的噪声，PFD两路输入信号短接

Mrikato · 发表于 2024-9-5 10:58:19

古梅发表于 2024-9-5 10:44
跑死区的噪声，PFD两路输入信号短接

短接之后， beat frequency频率应该填什么，这个状态下是没有输入频率的

古梅 · 发表于 2024-9-5 11:25:16

Mrikato 发表于 2024-9-5 10:58
短接之后， beat frequency频率应该填什么，这个状态下是没有输入频率的

添加参考时钟激励，将参考时钟与反馈时钟接一起，beat frequency就是参考时钟频率

Mrikato · 发表于 2024-9-5 11:27:06

古梅发表于 2024-9-5 11:25
添加参考时钟激励，将参考时钟与反馈时钟接一起，beat frequency就是参考时钟频率
...

是不是让参考和反馈时钟频率相同也可以

古梅 · 发表于 2024-9-5 12:04:36

Mrikato 发表于 2024-9-5 11:27
是不是让参考和反馈时钟频率相同也可以

可以，就是人为引入相差，模拟PLL稳态时候的相差

Mrikato · 发表于 2024-9-5 14:35:45

本帖最后由 Mrikato 于 2024-9-5 14:38 编辑

古梅发表于 2024-9-5 12:04
可以，就是人为引入相差，模拟PLL稳态时候的相差

需要有相位差是吗，但是很难模拟出来PLL稳态时候的相差，看着vdc只能固定延时。我现在让参考和反馈时钟相位频率完全一致，这种情况下PSS+PNOISE仿真出来的相位噪声不准确是吗。

古梅 · 发表于 2024-9-6 08:51:54

Mrikato 发表于 2024-9-5 14:35
需要有相位差是吗，但是很难模拟出来PLL稳态时候的相差，看着vdc只能固定延时。我现在让参考和反馈时钟相 ...

"看着vdc只能固定延时"是啥意思
相差可以根据PFDCP的mismatch估测，一般都会做的很低，不然spur会很差
这样稳态相差相较死区可以忽略不计，此时跑PFDCP噪声可以把两输入时钟接一起

Mrikato · 发表于 2024-9-6 10:22:06

古梅发表于 2024-9-6 08:51
"看着vdc只能固定延时"是啥意思
相差可以根据PFDCP的mismatch估测，一般都会做的很低，不然spur会很差
...

用的cadence仿真，PFD两路输入用的脉冲信号，不是vdc，说错了。瞬态仿真下，给参考、反馈相时钟相同的脉冲信号，up、down波形一开始大概有0.5ns的起伏，可能这里是您指的mismatch，后面就是一条水平线了。这种情况仿真PFD+CP噪声是不是直接用相同的脉冲信号就可以。

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