veriloga模型的case语句

xuehaiwuya1122 · 发表于 2024-8-17 15:06:28

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请问，veriloga语句设计中，这个dset_code这样用在case语句中不行吗？那case中的这个表达式改用什么类型呢？谢谢

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xuehaiwuya1122 · 发表于 2024-8-17 19:56:10

请高手帮忙指点啊

easyknow · 发表于 2024-8-19 10:46:10

没用过Veriloga，不过有没有可能是因为你的每个状态没有给他进制定义导致的

hzyf · 发表于 2024-8-19 21:14:35

不知道具体的，但是你5个real的值可以用00001这种表示吗

xuehaiwuya1122 · 发表于 2024-8-20 09:57:07

hzyf 发表于 2024-8-19 21:14
不知道具体的，但是你5个real的值可以用00001这种表示吗

更换过integer类型，也还是不行的

hzyf · 发表于 2024-8-22 14:34:30

xuehaiwuya1122 发表于 2024-8-20 09:57
更换过integer类型，也还是不行的

你的5个bit应该用{0,0,0,0,1}这样表示，而不是00001

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