LVS验证

songshudou · 发表于 2024-8-14 11:29:32

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问题描述：在电路电源地使用的是名字带有！的全局变量，但是在版图中使用的是不带！的label，在过LVS时报错,所报的错大概意思是：（以gnd为例）在电路中找到inh_gndmp（但在电路中名字是gnd！）,版图里没有找到；在版图里找到了gnd，但在电路中没有（这些是在没有其它错的情况下）。所以我理解为就是电路中的全局变量gnd！与版图中的gnd没有对应起来，但是这个电路和版图是在别人的基础上改的，所有cell都是这个风格，我们现在如果要过LVS，就是把版图中的gnd改为gnd!,但是比较麻烦，而且底层cell也很多。
问题：所以想请教一下，有没有什么方法可以让过lvs时，可以使电路的全局变量gnd！与版图的不带！的gnd识别上？
感谢大家了！

qw357 · 发表于 2024-8-14 14:00:13

加个电源gnd接到gnd!，电压置零。

liuliuliu66 · 发表于 2024-8-14 14:39:14

如果底层电路没修改的话，直接把版图顶层label gnd 改成 gnd！

songshudou · 发表于 2024-8-14 14:58:29

liuliuliu66 发表于 2024-8-14 14:39
如果底层电路没修改的话，直接把版图顶层label gnd 改成 gnd！

现在不只顶层cell，是底层的cell也修改了也需要验证lvs的，之前我就是直接将版图中gnd改为gnd！现在就是觉得太麻烦了，所以才找方法，看能不能设置什么地方或者写什么命令让工具强行匹配到

真诚的小鲸鱼 · 发表于 2 小时前

我也是想知道的

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