virtuoso spice in导入网表仿真问题

raey · 发表于 2024-8-9 15:00:21

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本帖最后由 raey 于 2024-8-12 15:40 编辑

1. 通过spicein将cdl网表对照pdk的参考库进行了hspice网表的导出，在virtuoso仿真时发现生成的ckt选取了两种model，如图。请问这些时都要选择，还是只选择一种TT进行仿真即可？

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2. 在spicein时，选择了device mapping，导出的管子长度不对，被限制为固定值不允许修改，但宽度是对的，该怎么处理？length与cdl不对应，会影响仿真结果吗？device mapping的文件如下：

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