io cell和PAD的区别

dyt99

请教各位，PAD是必须插filler，而 io cell是可以不插的吗？具体是因为什么呢？如果是一排io cell的话，内部自动连接成power rail，那后端还需要在cell上打power stripe吗？

songsbb

PAD 一般指wire bond 封装的PAD cell，外接锡球的点，是一块大的方形metal，一般只包含top metal 。
io cell 是包含base layer 的基本IO 单元， 有PAD pin 连接PAD cell。
io cell 之间有rule 需求及实际FP，之间的空隙是要加io filler 的，保证IO 上的ring 连接。   
由于io cell 一般只包含到M4较低层metal ，出于增强ESD等考虑，需要手动在高层metal power stripe 再补强ring。 或者在IO cell 周边区域补强。

dyt99

songsbb 发表于 2024-7-22 16:35
PAD 一般指wire bond 封装的PAD cell，外接锡球的点，是一块大的方形metal，一般只包含top metal 。
io c ...

请问如果io cell内的power占了较高层金属，比如M5~M8，那是不是可以不用在上面打power stripe呀？这样的话，PR流程上只需要io filler填充间隔保证rail的连通，还需要其他操作吗？第一次涉及io cell相关，请多多指教

songsbb

IO 上的power 的电压跟core 电压是不一样的，IO cell 一般有多个电源pin， 除了core 电源还有IO voltage 的电源线，IO cell 上的power stripe 主要考虑的是这部分IO voltage 的电源线的ESD等可靠性问题，尽量补强，多多益善，当然你如果power source 点够多，够强也可以不补，满足guide rule 就行。

dyt99

songsbb 发表于 2024-7-23 14:00
IO 上的power 的电压跟core 电压是不一样的，IO cell 一般有多个电源pin， 除了core 电源还有IO voltage 的 ...

好哒，谢谢

xingyun666666

songsbb 发表于 2024-7-22 16:35
PAD 一般指wire bond 封装的PAD cell，外接锡球的点，是一块大的方形metal，一般只包含top metal 。
io c ...

请教下，遇到2个问题：

（1）您说的IO pad的ESD问题，是不是区分signal IO的ESD和power/ground的ESD？ 这个分别要怎么做ESD保护？ 如果是flip chip，power/ground bump画RDL线到power/ground IO pad
（2）我看到Lib中endcap IO pad这种，请问什么时候需要加？看到之前的项目都没有加

songsbb

xingyun666666 发表于 2025-5-4 20:36
请教下，遇到2个问题：

（1）您说的IO pad的ESD问题，是不是区分signal IO的ESD和power/ground的ESD？  ...

ESD 一般指防止一些原因的大电流的产生，导致芯片失效，一般发生在power ground上。
signal IO 的相关有SSO check， 是为了保证信号抗干扰能力而需要匹配一定数量的PG IO 来满足的rule。

endcap IO cell，一般是为了切分IO domain 的，如果外侧不接其他IO cell，可以使用endcap IO cell。 接其他IO doamin 的IO 则使用cut IO cell。endcap IO cell 跟filler cell 一样只有metal ，没有base layer 。所以不加感觉应该也没问题吧。
  

xingyun666666

songsbb 发表于 2025-5-13 11:25
ESD 一般指防止一些原因的大电流的产生，导致芯片失效，一般发生在power ground上。
signal IO 的相关有S ...

（1）您的意思是一般ESD问题，一般只发生在pg io上？我感觉signal IO也会发生ESD问题，不是很理解

（2）这个endcap我之前好像在IO文档中看到过说建议加，但是您的意思，其实不加也是可以的，不用严格遵守IO手册中的要求？

songsbb

xingyun666666 发表于 2025-5-14 10:30
（1）您的意思是一般ESD问题，一般只发生在pg io上？我感觉signal IO也会发生ESD问题，不是很理解

（2） ...

ESD 的clamp 单元只存在于PG IO里面，以及额外加的core 内的clamp cell ， 如果是Filp Chip ，需要在core 内额外添加clamp cell 。 Wire bond 则在周边IO cell 处添加就行。这一部分有foundry 的Design Rule 要求。
Endcap 建议还是加，而且Endcap 周边是有Design Rule 要求的，必须放哪种类型IO cell，一般是VSS IO。不好意思我应该是记错了，看了下IO Endcap 里面是有base
layer 的，所以还是加上比较保险。至于这里的Endcap 的作用应该跟std cell 的Endcap 的作用类似。其他作用就不是很了解了。

xingyun666666

songsbb 发表于 2025-5-15 14:49
ESD 的clamp 单元只存在于PG IO里面，以及额外加的core 内的clamp cell ， 如果是Filp Chip ，需要在core  ...

请教下前辈，

1，ESD 的clamp 单元只存在于PG IO里面？我这面有人说，signal IO pad内部也是有ESD保护的结构的？每个IO都有？
2， 如果是Filp Chip ，需要在core 内额外添加clamp cell 。 Wire bond 则在周边IO cell 处添加就行。二者有什么区别吗？ flip chip不是贴着IO边去加？
3，您有加过reset IO 的吗？这个为什么有时需要加有时不需要？