时钟模块提取寄生后仿，个别时钟信号出错

happiness1233 · 发表于 2024-7-9 22:48:17

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在对该时钟模块的layout提取C+CC的寄生后，进行后仿，发现clk1和clk1e时钟出错，是layout有什么问题吗？（clk2和clk2e在设计时只是与clk1和clk1e反向，后仿没问题）求大佬们指点

xduic · 发表于 2024-7-10 09:26:24

是不是LVS没过提取的calibre把这两根线接到地了？

이지은 · 发表于 2024-7-10 09:26:46

这般图画的肯定有问题啊，完全不对称，时钟的寄生完全不一样，要确保寄生寄生对每一个时钟几乎是一样的

spartan313 · 发表于 2024-7-10 10:32:59

电源/地画的太暴力了吧还有std cell 怎么都不是一个高度

熊韵 · 发表于 2024-7-10 14:47:07

DRC和lvs过了再说吧，版图看起来就有问题。就后仿的波形来看只是完全两个相反的时钟，高电平都能被拉成这样，这么离谱都不是啥寄生电容的影响了，不是画的好不好的问题，很有可能是画错了。

happiness1233 · 发表于 2024-7-10 19:37:10

xduic 发表于 2024-7-10 09:26
是不是LVS没过提取的calibre把这两根线接到地了？

DRC和LVS都过了

happiness1233 · 发表于 2024-7-10 19:43:13

spartan313 发表于 2024-7-10 10:32
电源/地画的太暴力了吧还有std cell 怎么都不是一个高度

1、对于std cell：电和地都在一个高度。2、对于电源和地：中间部分的电源和地画的有点细了，是0.3u，总的电源和地是2u，请问这种时钟模块的电源和地一般多少就可以了呢？

happiness1233 · 发表于 2024-7-10 19:45:15

이지은 发表于 2024-7-10 09:26
这般图画的肯定有问题啊，完全不对称，时钟的寄生完全不一样，要确保寄生寄生对每一个时钟几乎是一样的 ...

好的，谢谢，我按照对称的画法画一下，提后仿发现是版图上寄生电容的问题

happiness1233 · 发表于 2024-7-10 19:47:37

熊韵发表于 2024-7-10 14:47
DRC和lvs过了再说吧，版图看起来就有问题。就后仿的波形来看只是完全两个相反的时钟，高电平都能被拉成这样 ...

谢谢，我再重新布局画一下

spartan313 · 发表于 2024-7-11 13:31:57

happiness1233 发表于 2024-7-10 19:43
1、对于std cell：电和地都在一个高度。2、对于电源和地：中间部分的电源和地画的有点细了，是0.3u，总的 ...

2u 差不多能走2mA 最起码你这里速度应该不是很快应该没问题

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