在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 67|回复: 0

[求助] Cadence创建functional文件报错

[复制链接]
发表于 4 天前 | 显示全部楼层 |阅读模式
10资产
verilog写functional文件的时候报错:


                               
登录/注册后可看大图


*Error* _gets: argument #1 should be an I/O port (type template = "p") - nil
*WARNING* (TE-1308): Failed to perform syntax check for cellview 'sim_Y test_nand functional'.
*WARNING* (TE-1312): Compilation errors or warnings have been detected in the hdl file for cellview 'sim_Y test_nand functional'. To view the parse log for details, choose 'Parser Log File' from the 'View' menu.
*WARNING* (TE-4309): Extract failed for cellview 'sim_Y test_nand functional'


文件中没有使用_get函数,只是一个简单的信号发生器:

/Verilog HDL for "Amp_forweb", "nand_tb" "functional"
`timescale 1ns/1ns

module nand_tb (
output reg A, B
);

initial begin
    A = 0;
    B = 0;
end

always begin
    #2 A = ~A;
end

always begin
    #1 B = ~B;
end
endmodule

您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-7-13 02:26 , Processed in 0.055024 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表