关于sigma-delta调制器后仿真问题

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如题，小弟最近在设计一个三阶ciff结构的sigma-delta调制器，前仿真可以达到16bit以上，画完第一级积分器之后进行后仿真发现性能下降很严重（大约5bit），而且fft结果看起来像是频谱泄露了，前仿真和后仿真都进行了相干采样，所以没有额外加窗。有没有懂的大佬帮忙解答一下为什么性能下降如此严重，以及为什么会出现频谱泄露的现象。非常感谢！

w453

相干采样该加窗也要加窗的吧，可以对比一下加窗之后的情况

Rabbit_CHAN

1、前后仿的点数一致吗？除了楼上说的对比加窗的结果，建议再补充前仿的频谱图。
2、你这个后仿频谱具有3阶噪声整形，这个看着没问题。仿真时有没有加噪声？很显然你的 SNR 完全由一个平坦的噪声 floor 决定

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w453 发表于 2024-7-8 17:36
相干采样该加窗也要加窗的吧，可以对比一下加窗之后的情况

加窗之后性能就好了，但是就是奇怪为什么前仿真的时候就不会出现频谱泄露这种问题。

w453

3262232 发表于 2024-7-8 19:49
加窗之后性能就好了，但是就是奇怪为什么前仿真的时候就不会出现频谱泄露这种问题。
...

你之前加相干采样，不加窗不知道你是哪里看的，如果有看到麻烦给我看一下。
一般情况下，我的理解，对于奈奎斯特ADC来说，使用相干采样就不需要额外加窗（不加窗实际上是矩形窗）；对于DSM来说，相干采样也要窗函数，这里首先我认为我们去看DSM的FFT时，使用的时高低电平的码流，对于该码流，难以说是截取整数周期的码流，也就是我们原本截取的就是一个非周期的东西，如果不加窗函数，实际上截取的这一个过程就是加了矩形窗，因为你的数据肯定不是无限长的，在understanding 这本书里，写过，窗口化是不可避免的，我们的问题应该是“如何窗口化我们的数据”，至于需要选择的窗函数，就需要考虑各种窗函数的性质去选择比较合适的窗。
还有一点就是，如果出现泄漏，也有可能是采样点数不够，一般选择的采样点数64倍的OSR的采样点

w453

3262232 发表于 2024-7-8 19:49
加窗之后性能就好了，但是就是奇怪为什么前仿真的时候就不会出现频谱泄露这种问题。
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至于前仿真为什么不会有，我认为可能是前后仿的延时可能有比较大的区别，实际的采样点的起始位置有可能是不同的，导致后仿和前方出现差别，你试着修改一下FFT的起止时间，看一下是否有较大差别。
这只是猜测，欢迎讨论

3262232

w453 发表于 2024-7-8 20:18
你之前加相干采样，不加窗不知道你是哪里看的，如果有看到麻烦给我看一下。
一般情况下，我的理解，对于 ...

好的！我这里不加窗也是指矩形窗，应该是我之前看ADC的资料时候认为相干采样了就能避免频谱泄露了，所以我的DSM也只加了矩形窗，没有用hanning窗之类的，并不知道Nyquist和DSM在这方面的区别。多谢大佬指教！

3262232

w453 发表于 2024-7-8 20:21
至于前仿真为什么不会有，我认为可能是前后仿的延时可能有比较大的区别，实际的采样点的起始位置有可能是 ...

嗯，我前两天也在想是不是这方面的原因，这两天正在跑一个时间长一点的来做fft，之前的采样点数是OSR的128倍，采样点数是够的。

w453

3262232 发表于 2024-7-8 21:04
嗯，我前两天也在想是不是这方面的原因，这两天正在跑一个时间长一点的来做fft，之前的采样点数是OSR的12 ...

好的，我的想法也不一定正确，所以如果以后找到问题关键，记得在论坛教一下我

3262232

w453 发表于 2024-7-8 21:10
好的，我的想法也不一定正确，所以如果以后找到问题关键，记得在论坛教一下我
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会的！希望能快点找到