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查看: 1339|回复: 13

[求助] LDO的压差,负载调整率和线性调整率怎么优化

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发表于 2024-7-2 11:19:09 | 显示全部楼层 |阅读模式
50资产
我想要做一个3.3V转1.2V的LDO,EA第一级用的P输入折叠,第二级用的源随器,负载100u-50mA,负载电容30pF,我想要满足压差在200mV以内,功率管现在宽长比50K。现在发现不加源随器轻载情况下输出电压到稳定阶段之前会有一段上翘,这个不知道是什么原因导致的,而且压差也不满足200mV以内,加了源随器轻载重载情况下也达不到200mV以内。现在环路稳定性也仿真了,也是很差,不过我想dc仿真应该和环路稳定性没有关系吧,就想先把dc性能调好再去补偿环路稳定性。希望有相关经验的前辈指点,不胜感谢!
电路图.png
电路图

轻载(不加源随器).png

轻载(不加源随器)

轻载.png

轻载

重载.png

重载





发表于 2024-7-2 15:24:28 | 显示全部楼层
输入3.3,输出1.2压差不就是2.1嘛,压差低于0.2V意思是你希望1.4V也能转1.2?不过你用的3.3V功率管,VGS最大也就1.4V如果要走50mV并保证0.2V以内就要使功率管在1.4V的VGS下导通电阻低于4欧姆,你可以单独仿真功率管看看多大尺寸能达到要求。不过你说轻载也不能达到0.2V压差确实有些奇怪,或许轻载时看看功率管的栅压以及ron吧,还有模拟带载的话是否用电阻加MOS开关合理些?起码不会出现负电压。
 楼主| 发表于 2024-7-2 16:30:16 | 显示全部楼层


youngabin 发表于 2024-7-2 15:24
输入3.3,输出1.2压差不就是2.1嘛,压差低于0.2V意思是你希望1.4V也能转1.2?不过你用的3.3V功率管,VGS最 ...


是希望在1.4V电源电压的情况下输出1.2V,输入范围说错了应该是1.4-3.3V。我按照您说的单独仿真功率管,发现功率管需要宽长比需要400K才能在1.4V电源电压下达到1.2V输出,但是用这个尺寸仿真轻载100uA情况,结果输出到1.4V。那么,这个尺寸肯定是过大的,是否说明3.3转1.2不合理或者是电路哪块有错误呢? QQ截图20240702162307.png

重载(L=340n)

轻载.png

轻载

发表于 2024-7-2 16:51:42 | 显示全部楼层
额,你这个800mV是啥意思?是模拟源跟随的最低输出嘛?这样不是限制了功率管的VGS嘛,如果只有1.4V电源的话就别用源跟随吧。50K的宽长比肯定是够的,你再试试吧,还有负载的话不要直接用理想源了,电阻加开关就行,如果希望得到线性变化的负载可以理想源加电流镜结构,你这样负几十V电压看着不难受嘛
 楼主| 发表于 2024-7-2 17:18:14 | 显示全部楼层


youngabin 发表于 2024-7-2 16:51
额,你这个800mV是啥意思?是模拟源跟随的最低输出嘛?这样不是限制了功率管的VGS嘛,如果只有1.4V电源的话 ...


800mV是将这个功率管放入LDO电路中在重载情况下运放输出经过一个缓冲器得到的电压,是不是因为源随器的最低输出电压限制了功率管VGS,源随器用的PMOS输入的,运放输出经过源随器会抬高一个VGS,如果这样不行的话,有什么办法解决吗?
发表于 2024-7-2 17:21:56 | 显示全部楼层


拉布拉卡 发表于 2024-7-2 17:18
800mV是将这个功率管放入LDO电路中在重载情况下运放输出经过一个缓冲器得到的电压,是不是因为源随器的最 ...


你先去掉源跟随试试呗,,,
 楼主| 发表于 2024-7-2 17:32:06 | 显示全部楼层


youngabin 发表于 2024-7-2 17:21
你先去掉源跟随试试呗,,,


去掉以后重载情况变好了点,轻载情况还是会有一个尖刺
负载.png

重载.png

重载

轻载.png

轻载


发表于 2024-7-2 18:04:30 | 显示全部楼层


拉布拉卡 发表于 2024-7-2 17:32
去掉以后重载情况变好了点,轻载情况还是会有一个尖刺

重载


想知道原因就直接跑1.4V的瞬态看看呗,或许失调或许振荡你这张图能看出来啥
发表于 2024-7-3 03:30:39 | 显示全部楼层
沒加source follower 會有那個peaking 是因為你 folded cascode output 壓死了

加上source follower 後, Folded cascode output = 0 --> PMOS gate 端也會被 source follower lamp在一個VGS ~= Vthp = 0.75V -->會限制最大電流, 這情況下重載會load regulation 會爛也是因為 power mos根本沒法全開~
你power mosfet 最大電流 在有加上 source follower時 ~= Kp'(W/L) x (VDD-VSG,source,follower - |Vthp|)^2
且dc gain 會被 source follower 吃掉~

你要改善 1.4 to 1.2V load regulation --> power mos 的確要放大,
不然就是你同樣大小讓 power mos 操作在triode region 然後前面做multi-stage amplifier
阿不過compensation就要特地把前面幾個stage的pole 在高頻的時候 splitting掉得做高階miller compensation惹

 楼主| 发表于 2024-7-3 10:24:22 | 显示全部楼层


youngabin 发表于 2024-7-2 18:04
想知道原因就直接跑1.4V的瞬态看看呗,或许失调或许振荡你这张图能看出来啥 ...


我仿真了1.4V瞬态,没有振荡,运放两端确实相差3mV,但是我的运放增益已经80dB了,单独仿真运放失调是很小的,这样要怎么修改呢?
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