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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog Layout（版图） › Layout讨论区 › 子模块LVS过了，放到总图跑LVS又报错求解 ...
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查看: 284|回复: 8

[求助] 子模块LVS过了，放到总图跑LVS又报错求解

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qq470482134
发表于 前天 11:02 | 显示全部楼层 |阅读模式

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GoingtoStudy
发表于 前天 11:12 | 显示全部楼层
试试BOX了这个模块？可能顶层太大了报的位置不对。我之前dac就是顶层外部搭错线，但是一直报子模块出错。
在LVS option->include->勾选include rule statements，在里面输入LVS BOX "schmatic name" "layout name"（不用输入双引号）
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realgb
发表于 前天 11:18 | 显示全部楼层
看看有没有类似“breaking ambiguity threshold”这样的定义值，数值放大一点看看。有时候这个会引起top lvs出现类似问题。
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uzljuljz
发表于 前天 13:41 | 显示全部楼层
有点像管脚顺序的问题。
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jiao.chi
发表于 前天 14:30 | 显示全部楼层
可能这几个管子必然有线没连接对 检查一下 我也遇见多次了
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2580026576
发表于 前天 15:10 | 显示全部楼层
有可能是lvs option里power net的设置问题
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wesley_wan
发表于 前天 15:29 | 显示全部楼层
是不是这个net  floating的原因
1719818874240.png
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gxc_cjgs
发表于 前天 15:50 | 显示全部楼层
检查下哪个门的GATE两个输入是不是接反了，从报错的那个gate找。
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芯片小兵
发表于 前天 16:13 | 显示全部楼层
turn off  gate的问题
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