子模块LVS过了，放到总图跑LVS又报错求解

qq470482134 · 发表于 2024-7-1 11:02:16

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GoingtoStudy · 发表于 2024-7-1 11:12:58

试试BOX了这个模块？可能顶层太大了报的位置不对。我之前dac就是顶层外部搭错线，但是一直报子模块出错。
在LVS option->include->勾选include rule statements，在里面输入LVS BOX "schmatic name" "layout name"（不用输入双引号）

realgb · 发表于 2024-7-1 11:18:37

看看有没有类似“breaking ambiguity threshold”这样的定义值，数值放大一点看看。有时候这个会引起top lvs出现类似问题。

uzljuljz · 发表于 2024-7-1 13:41:50

有点像管脚顺序的问题。

jiao.chi · 发表于 2024-7-1 14:30:12

可能这几个管子必然有线没连接对检查一下我也遇见多次了

2580026576 · 发表于 2024-7-1 15:10:02

有可能是lvs option里power net的设置问题

wesley_wan · 发表于 2024-7-1 15:29:30

是不是这个net floating的原因

gxc_cjgs · 发表于 2024-7-1 15:50:13

检查下哪个门的GATE两个输入是不是接反了，从报错的那个gate找。

芯片小兵 · 发表于 2024-7-1 16:13:05

turn off gate的问题

墨离 · 发表于 2024-7-3 13:37:24

lvs option里把gates里调成turn off

[求助] 子模块LVS过了，放到总图跑LVS又报错求解

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