请教个CPLD的问题

lonemy · 发表于 2008-2-19 20:31:43

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我想用CPLD做个可编程分频器，不知道一般的CPLD都能工作到150M左右吗？

loveineda · 发表于 2008-2-19 20:55:31

你是做着玩的吗？？那可能可以的！！
１５０Ｍ可不低啊，JITTER什么的需要考虑不！

lonemy · 发表于 2008-2-19 21:01:58

我想用在我的PLL系统中，当然抖动越小越好啊~~
不知道能不能实现啊。

坐等红杏 · 发表于 2008-2-19 21:17:23

加入一个去抖电路吧

lysming · 发表于 2008-2-24 21:06:26

这个频率要求，对CPLD有点高，但也在手册范围内，具体看芯片文档和设计了

ForrestWu · 发表于 2008-2-24 21:11:57

楼主试试厂家自己的PLL 吧，厂家自己的PLL 时钟树信号质量应该比较好。不过，不知道CPLD 里有没有，FPGA 里一般有的。

nbhjp · 发表于 2008-2-24 22:16:06

内部工作到150M可能的．输出不行

qnhgpsj · 发表于 2008-2-25 09:47:04

为什么不用FPGA内部的pll呢？

loveineda · 发表于 2008-2-25 11:59:31

我对楼主的应用感到非常奇怪!

zhangbinsniper · 发表于 2008-3-18 14:57:16

不是不可能，只是写出来后，输出时钟的质量也不会太好

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