有没有论文把capless LDO的主极点做在LDO输出端的?

panoramawong · 发表于 2024-6-28 14:04:25

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LDO负载大概几百pF的电容，电流大概10mA以内

castrader · 发表于 2024-6-28 15:46:16

你要同时考虑重载和轻载的不同情况，这两者之间输出级极点可能差出数量级，稳定性还是挺难调整的...

chenximing · 发表于 2024-6-29 08:32:50

你给个LDO 100mA的静态功耗，是可以的。

curihine · 发表于 2024-6-30 18:29:52

当然有，像今年ISSCC的那个LDO就是输出主极点的。不过他提出的那个技术算了一下好像没啥用，一般输出主极点的用FVF结构比较多

semico_ljj · 发表于 2024-7-1 08:38:13

FVF..

DD_cebelas · 发表于 2024-7-3 03:49:19

curihine 发表于 2024-6-30 18:29
当然有，像今年ISSCC的那个LDO就是输出主极点的。不过他提出的那个技术算了一下好像没啥用，一般输出主极点 ...

確實~ 那篇domino根本沒考慮 W/L怎麼拆分跟電流怎麼分配~

大概算一下如果直接 power stage / 4, Cg /4

前面4顆 Voltage follower versus 用一顆 bias at I 比, current / 4 --> 1/gm x 4 根本沒賺

阿如果是逐極加大, 會變成是optimal 會賺一個square root (stage number) 加加減減做惹一堆沒賺多少

今年ISSCC power 看起來都滿多經不起推敲的設計, 甚至發表這個LDO的實驗室還發表了一篇measurement在震盪的Buck-boost

那個buck boost 我們實驗室還去年就patent

DD_cebelas · 发表于 2024-7-3 03:51:06

semico_ljj 发表于 2024-7-1 08:38
FVF..

認真回:

FVF with current feedback 然後拆成3 loop, 我在某台灣SoC手機大廠裡面看他們20年前就一直這樣做

不過current 的確會大一點, PSRR會很好,

類似的東西看一下Yan Lu的設計, 不過那個沒有main loop lock output 不是很準,

semico_ljj · 发表于 2024-7-3 11:18:20

DD_cebelas 发表于 2024-7-3 03:51
認真回:

谢谢。。。

curihine · 发表于 2024-7-3 12:45:32

DD_cebelas 发表于 2024-7-3 03:49
確實~ 那篇domino根本沒考慮 W/L怎麼拆分跟電流怎麼分配~

嗯嗯，那个domino想零极点相消就必须满足4:3:2:1的极点频率比例，消下来只剩下最后一个最低的极点，这不如直接做一个buffer推极点，PSR可能还更好设计......

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