本人学生，请教一个特殊设计的问题

JWL2022 · 发表于 2024-6-27 09:41:39

这个需求有点怪:如果要对设计中的某一个module（组合逻辑）故意做慢它的延迟（我目前想的是约束它用相对较慢的cell），设计中其他模块正常综合。想要达到这种效果该怎么约束呢？也就是说为了整体设计计算的流畅，在不想加流水寄存器的情况下，从综合约束的角度放慢它的延迟。

hxy2018 · 发表于 2024-6-27 10:07:01

用set_min_delay -from [xx] -to [xx]试下

king-wa · 发表于 2024-6-27 14:09:44

直接加external delay就好了

yjfzzz · 发表于 2024-6-28 15:50:30

2楼的方法可以，还可以在设计中直接使用延迟较大的stdcell，或者后端插delay cell

869053983 · 发表于 2024-6-28 16:42:56

1.在不改变约束的情况下就可以实现，把这个module单独切出来独立作为一个模块来综合，把它的target library设置为最慢的库即可，其他的模块用正常的库，apr的时候也是单独做用不同的库。
2.设置through这个module为false_path或者multicycle_path，那么这个就不优化了
3.set_path_margin -through这个module为一个较大的负值
4.set_target_library_subset来指定这个module不能用较快的cell
以上几种方法试试

不想加班对不队 · 发表于 2024-7-2 11:45:35

试一试input_delay或者output_delay设负值

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