在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜帖子
查看: 1311|回复: 5

[求助] 本人学生,请教一个特殊设计的问题

[复制链接]
发表于 2024-6-27 09:41:39 | 显示全部楼层 |阅读模式
悬赏500资产未解决
这个需求有点怪:如果要对设计中的某一个module(组合逻辑)故意做慢它的延迟(我目前想的是约束它用相对较慢的cell),设计中其他模块正常综合。想要达到这种效果该怎么约束呢?也就是说为了整体设计计算的流畅,在不想加流水寄存器的情况下,从综合约束的角度放慢它的延迟。

发表于 2024-6-27 10:07:01 | 显示全部楼层
用set_min_delay -from [xx] -to [xx]试下
回复

使用道具 举报

发表于 2024-6-27 14:09:44 | 显示全部楼层
直接加external delay就好了
回复

使用道具 举报

发表于 2024-6-28 15:50:30 | 显示全部楼层
2楼的方法可以,还可以在设计中直接使用延迟较大的stdcell,或者后端插delay cell
回复

使用道具 举报

发表于 2024-6-28 16:42:56 | 显示全部楼层
1.在不改变约束的情况下就可以实现,把这个module单独切出来独立作为一个模块来综合,把它的target library设置为最慢的库即可,其他的模块用正常的库,apr的时候也是单独做用不同的库。
2.设置through这个module为false_path或者multicycle_path,那么这个就不优化了
3.set_path_margin -through这个module为一个较大的负值
4.set_target_library_subset来指定这个module不能用较快的cell
以上几种方法试试
回复

使用道具 举报

发表于 2024-7-2 11:45:35 | 显示全部楼层
试一试input_delay或者output_delay设负值
回复

使用道具 举报

您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-8-10 20:49 , Processed in 0.015418 second(s), 4 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表