芯片RC clamp在系统级测试时的泄放效果探讨

taolue

RT，在die ESD测试时，芯片不带电，电源地之间的RC CLAMP的RC响应能正常泄放ESD电流；
但是在系统级芯片上电阶段，对电源pin打电子枪，以N型Clamp为例，开始由于电源上电，泄放管Gate接地（此时N泄放管关闭），然后电源pin引入ESD脉冲，泄放管NMOS gate前的反相器P/N管同时导通，使得NMOS gate端电位出现X态，沟道导通可能不彻底，是不是得靠触发寄生BJT进一步泄流？
有大神给出其他分析吗？

gratwo

理论上（当然实际上，你的电路也不会），电源上电速度不会触发rc clamp。电源上电阶段，对电源打 e-gun。那么上电阶段可能是刚开始，比如0.1v，或者0.5*VDD，或者0.8*VDD。无论0.1v，0.5VDD，还是0.8VDD，rc clamp不因为上电触发。

在你版图没有lu issue前提下分析：

0.1V，你可以认为是不上电情况 进行esd测试。此时电源pad上电位我们记为V0。

0.5VDD，反相器gate电位可以认为是0.5VDD，但是 电源pad上电位是多少？是不是比V0大？大多少？

0.8VDD呢，gate电位多少，电源pad上电位是多少？

然后就可以分析出big nmos的gate是处于一个什么值了。肯定比不上电时的电位要低一些，具体低多少，要看你的反相器设计，看你的rc常数。但是不会低很多，低几百个mv而已。会有影响，影响多少呢？10%？20%？根据你的电路参数分析以下就可以。


------个人意见，仅供参考

taolue

gratwo 发表于 2024-7-1 16:55
理论上（当然实际上，你的电路也不会），电源上电速度不会触发rc clamp。电源上电阶段，对电源打 e-gun。那 ...

您好，

我的表述可能有点误差，这里的上电是指电源已经稳定上电，就是VDD。


按照您的见解，是指可以从电路层面直接去仿真，看big NMOS gate最终可以分得多少电压吗？但是仿真的话VDD上的ESD电压一般取VDD的几倍比较合适？

谢谢！

andyfan

taolue 发表于 2024-7-2 18:19
您好，

我的表述可能有点误差，这里的上电是指电源已经稳定上电，就是VDD。

感觉应该是前置的反相器的PN设计比例不合理造成的。

我这有一个参考的，65nm的，IO的POWERCLAMP, P管是24个13u/0.415u，N管是24个1.66u/0.5u；按电流算，基本是4：1左右吧。

gratwo

taolue 发表于 2024-7-2 18:19
您好，

我的表述可能有点误差，这里的上电是指电源已经稳定上电，就是VDD。

可以仿真。你建一个系统级仿真模型。

taolue

andyfan 发表于 2024-7-2 18:43
感觉应该是前置的反相器的PN设计比例不合理造成的。

我这有一个参考的，65nm的，IO的POWERCLAMP, P管是2 ...

好的，通过尺寸来调整前一级反相器输出电压

qinyuwenzhu

如果Clamp不够大，一定会BJT导通的，大家一起走电流