PLL的参考时钟问题

IC2019 · 发表于 2024-6-21 15:54:16

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1、PLL的参考时钟是由石英振荡器产生的一个固定的时钟，有的应用中在参考时钟和PFD之间加分频器，有的不加，这是为何？

2、为何石英振荡器产生的频率越高越好？

kk2009 · 发表于 2024-6-22 10:23:01

从功能上来说：
参考时钟和PFD的分频系数为D0， VCO输出到PFD的分频系数D1
那么VCO的输出频率是参考时钟*D1/D0.
这样，VCO的频率点能更细

频率越高，PLL越容易稳定。

IC_go · 发表于 2024-6-22 21:34:15

1，加分频器应该是为了在参考时钟频率大于pfd最大工作频率的场合。

IC_go · 发表于 2024-6-22 21:36:30

2，对以固定vco输出频率，参考时钟频率越高，分频比越小，带内噪声会好，对pll的输出相噪越好

binnq · 发表于 2024-6-24 14:39:35

感谢

IC2019 · 发表于 2024-6-24 17:15:32

非常感谢

dolamos · 发表于 2024-9-17 23:54:22

kan kan

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[讨论] PLL的参考时钟问题