PLL的输入和输出时钟是同步时钟吗？？

scutlee · 发表于 2024-6-12 13:57:53

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PLL的输入和输出时钟是同步时钟吗？？应该怎么约束？？

拾冠 · 发表于 2024-6-12 17:31:11

1.你这些问题在ug949、ug906里可以找到。
2.pll分频有确定的相位关系，所以是同步时钟。
3.时钟同步与否和是否需要约束没有关系。pll已经自动生成相关约束。
4.如果你不懂相关知识，建议约束一概不管，总比乱约束好。

scutlee · 发表于 2024-6-13 10:07:39

拾冠发表于 2024-6-12 17:31
1.你这些问题在ug949、ug906里可以找到。
2.pll分频有确定的相位关系，所以是同步时钟。
3.时钟同步与否和 ...

在FPGA是这样的，可是在ASIC就不是这样了

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