如何用verilog-a来生成多相时钟啊？

orientview

求救，网上找不到类似的参考例程啊。

张江板砖工头

同问。。。。。

imefox

直接用多个vpulse实现就可以了吧

魔陈公仔

提供一个我自己写的做参考。

orientview

   

魔陈公仔 发表于 2024-6-12 15:13
提供一个我自己写的做参考。

谢谢，你这是输入一个时钟，然后进行分频，最后输出。

是否可以直接在verilog-a内部生成时钟呢？不需要外部输入源呢。

一袭红袖丹青

可以参考这个看看

orientview

   

一袭红袖丹青 发表于 2024-6-12 20:03
可以参考这个看看

这里面没有生成时钟的例程啊

orientview

   

魔陈公仔 发表于 2024-6-12 15:13
提供一个我自己写的做参考。

谢谢，你自己写的这个，可以跑通吗？有没有仿真波形看看？


跟这个相比呢？
https://designers-guide.org/veri ... der/freq-divider.va

魔陈公仔

   

orientview 发表于 2024-6-13 00:28
谢谢，你自己写的这个，可以跑通吗？有没有仿真波形看看？

你的这个是分频器，我写的不是分频器，而抓输入时钟的实时周期，然后在周期的基础上固定延时0/90/180/270，想要改45/135这些也行，内部代码自己稍微修改一下系数就是了。先理解理解代码是什么意思吧。

我这肯定是仿真验证过的，实际电路仿真中我一直都在用。输入时钟时变，输出时钟也时变，对我来说实用性更大，有时候仿真模式改变，多相时钟的频率也要变，每次改参数也挺烦的，直接连PLL输出省事，所以我没内嵌时钟。当然也可以内嵌时钟，自己去找找例子参考看看。