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[求助] VerilogA 理想DAC，输出有延时，怎么修改代码

发表于 2024-6-6 16:28:50 | 显示全部楼层 |阅读模式

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根据ahdlib修改的理想DAC代码，来将ADC输出的数字码值转化为电压值做DFT，在时钟频率较低的情况下DAC输出正常，但是DAC输出电压的建立相较于时钟有10ns的延时，采样率高于100Mhz后dac变成接近连续变化的状态，请问下该怎么修改？如下图所示。修改了Trise和Tfall参数，改成10e-15,没有效果

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