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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC测试与可测性 › 讨论区 › scan vcs 后防真
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查看: 535|回复: 5

[求助] scan vcs 后防真

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fangwang85
发表于 2024-5-31 17:37:43 | 显示全部楼层 |阅读模式

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请教了问题， scan vcs后防真，我先serial 3条pattern，然后后面全是并行的。仿真是通过的。

全部改成serial 的pattern后，在第21条的pattern 出现了x态，期间也会报一些reg的timing violation。
我理解是serial 3条能过，代表chain是没有问题的。 为啥serial还会21条出现x态呢？谢谢。
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yhang0
发表于 2024-6-3 15:44:22 | 显示全部楼层
3个pattern只能保证shift路径没有违例，无法保证capture路径
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fangwang85
 楼主| 发表于 2024-6-3 16:23:41 | 显示全部楼层


yhang0 发表于 2024-6-3 15:44
3个pattern只能保证shift路径没有违例，无法保证capture路径


谢谢回复，但是后面的parallel 仿真 都是过的， parallel仿真不就是仿capture过程吗？
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John_Zhang
发表于 2024-6-4 11:22:05 | 显示全部楼层
为什么不debug下找找具体的原因呢？
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fangwang85
 楼主| 发表于 2024-6-4 11:42:29 | 显示全部楼层


John_Zhang 发表于 2024-6-4 11:22
为什么不debug下找找具体的原因呢？


谢谢回复，初步看来是non-scan cell传播来的。也没有找到比较好的方法解决
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John_Zhang
发表于 2024-6-4 14:17:28 | 显示全部楼层


fangwang85 发表于 2024-6-4 11:42
谢谢回复，初步看来是non-scan cell传播来的。也没有找到比较好的方法解决
...


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