SMIC180BCDE工艺下高压数模混合电路版图LVS验证无法通过，求助！！！

BigJack

  我使用高压工艺模拟CMOS管进行设计，电路目的是实现正负压的切换，因此电路中最低电位涉及到负电压，即比VSS（零电位）更低的电位，查阅资料后发现高压管pde（nde）_hvbn_ckt最外层的环PSUB层应该接最低电位（VSL）。故我设计的时候把PSUB都接到了负电压供电，但问题来了，当我把数字电路放进去后，LVS验证无法通过，我看了问题后发现数字电路的衬底（B）都接到了VSL（负电位），但是实际版图连接中我是通过IO环引入了VSS(零点位)给数字供地的，同时我的网表也是通过VSS给数字提供地电位的。综上所述，由于我模拟部分的高压管PSUB接到负电位，我现在的版图的大衬底已经默认是负电位了，导致我的数字电路的衬底也接到了负电位，这可如何是好啊？？？我从design rule里了解也不应该一定需要把PSUB接到零电位吧？这样不就无法实现负压？或者NMOS的S和B端接负电位，PSUB接零电位，这样不会导致PN结漏电吗？？！！若是PSUB接零电位，工艺里还有必要存在n50_hvbn_dpw_30V_ckt吗？不可能需要到30V的耐压了呀！，求解答啊啊啊啊啊！！！

genehuang

psub只能接一个电位，要么vss要么vsl。
想要隔开只能通过NBL营造一个隔离的pepi+pwell出来。