关于PLL与发射机级联SoC测试的疑问

亻可白

     最近在测试一颗SoC芯片，PLL与发射机集成在一起，为发射机提供时钟，有疑问的一点主要是改变PLL的参考时钟频率可以明显影响到发射机的EVM水准，其中SoC中有工作在50MHz的数字模块，而仅当参考时钟频率由50M倍频至100M时，EVM就可以减小10%，也并不符合PLL相噪计算对于EVM的贡献。50M参考时钟时的IPN为-30，100M参考时钟的IPN为-36。想请教一下各位一般是有哪些可能性的原因造成这种现象的呢？

高鹏

参考时钟是不是PLL的参考时钟，倍频后PLL的IPN改善了吧应该是。

亻可白

高鹏 发表于 2024-8-28 10:57
参考时钟是不是PLL的参考时钟，倍频后PLL的IPN改善了吧应该是。

是pll的参考时钟，但是根据计算来看的话，当参考时钟的频率从50M仅到100M，不至于pll的IPN降低6dB就可以改善发射机10%的EVM，考虑的更多的应该是环路的等效分频器（sspll架构）或者与收发机相连接的信号链的路径上可能在过大分频比的时候出现了一些非线性的问题，加大了I/Q的失配，因为后期可以通过DPD来将EVM校正。

高鹏

亻可白 发表于 2024-8-28 11:56
是pll的参考时钟，但是根据计算来看的话，当参考时钟的频率从50M仅到100M，不至于pll的IPN降低6dB就可以 ...

这个芯片是你们自己做的吗？

totowo

pulling effect吧

如果你是lcvco，先怀疑tx对vco的pulling吧，最常见的，比如你tx对vco的牵引（所以产品基本上vco都要用八字形电感），你参考时钟修改相当于修改了pll的环路参数，vco的噪声传函也发生了改变，pulling效果自然也改变了；
如果你是ring vco，那确实更容易怀疑到电源地上对vco的pulling，数字电路和模拟的isolation怎么样，电源地怎么供的，都在细节里，跟上面本质上差不多

亻可白

高鹏 发表于 2024-8-28 13:43
这个芯片是你们自己做的吗？

对的

亻可白

totowo 发表于 2024-8-28 14:05
pulling effect吧

如果你是lcvco，先怀疑tx对vco的pulling吧，最常见的，比如你tx对vco的牵引（所以产品 ...

pulling这边的话可以肯定vco的xfmr与pa的xfmr是一个近似于0的弱耦合，中间的距离和隔离都其实远远超过正常的规范，电源则是TX和SX单独LDO供电，地在PCB测试板上才连接到一起的

高鹏

亻可白 发表于 2024-8-28 14:11
对的

能不能这样验证，50M的时候，分整数和小数对比，整数的IPN肯定比小数的IPN要好对吧，这样在整数的条件下的EVM和小数条件下的EVM分别是多少，然后再倍频后看优化的这个IPN是不是和整数和小数的相差的IPN成什么关系，EVM记得除了和PLL相关，还和IRR以及PA的线性度有关，会不会倍频后这边也有改善了。

高鹏

高鹏 发表于 2024-8-28 14:31
能不能这样验证，50M的时候，分整数和小数对比，整数的IPN肯定比小数的IPN要好对吧，这样在整数的条件下 ...

还有的话，倍频后参考spur变化怎么样，spur应该也有对EVM有影响吧

亻可白

高鹏 发表于 2024-8-28 14:31
能不能这样验证，50M的时候，分整数和小数对比，整数的IPN肯定比小数的IPN要好对吧，这样在整数的条件下 ...

目前的话还是不太好debug，pll部分仅有整数分频还未集成小数分频，所以ref贡献的仅有整数spur。

1、按理来说，仅仅改变参考时钟的频率，pll给到TX那边的信号频率是不变的，理想的情况下，发射机那边本身对于EVM的贡献应该是不变的，这也是为什么更多考虑I/Q失配的原因。
2、改变参考时钟频率本身的话，我记得50M和100M的spur差距并不是很大，基本维持在-55dBc的一个水准，根据计算的话也不会直接恶化10%个EVM，不过感谢你的回答，这也给出了一个新的思路：spur出现的频偏处对于整个收发系统的影响，后续可以考虑根据这个论点来进行完成的收发系统建模观察该因素对于EVM的影响