关于PLL与发射机级联SoC测试的疑问

亻可白

     最近在测试一颗SoC芯片，PLL与发射机集成在一起，为发射机提供时钟，有疑问的一点主要是改变PLL的参考时钟频率可以明显影响到发射机的EVM水准，其中SoC中有工作在50MHz的数字模块，而仅当参考时钟频率由50M倍频至100M时，EVM就可以减小10%，也并不符合PLL相噪计算对于EVM的贡献。50M参考时钟时的IPN为-30，100M参考时钟的IPN为-36。想请教一下各位一般是有哪些可能性的原因造成这种现象的呢？