关于PLL与发射机级联SoC测试的疑问

totowo

亻可白 发表于 2024-8-28 14:14
pulling这边的话可以肯定vco的xfmr与pa的xfmr是一个近似于0的弱耦合，中间的距离和隔离都其实远远超过正 ...

近似于0的弱耦合，你怎么评估的。你所谓的“正常规范"是多少？

我猜你是bonding wire吧，bonding wire与vco的耦合评估过吗？

你的tx发射频率和vco频率有整数倍数关系吗？还是非整数的倍数？
电源、地走线和bondwire是怎么走的？通过substrate也可能pulling

pengyu1994

亻可白 发表于 2024-8-28 17:04
目前的话还是不太好debug，pll部分仅有整数分频还未集成小数分频，所以ref贡献的仅有整数spur。

1、按理 ...

(1)从你提到的参考spur -55dBc来看，这个值我个人觉得还是比较大，一般都能做到-65dBc以下，这个是否侧面反应隔离不是特别好？

亻可白

totowo 发表于 2024-8-29 12:15
近似于0的弱耦合，你怎么评估的。你所谓的“正常规范"是多少？

我猜你是bonding wire吧，bonding wire与 ...

1、片上vco的xfmr与pa的xfmr有间隔mm级别的距离，同时采用井字形decap完成中间路径的填充隔离，并通过em仿真得到这两个xfmr的耦合系数仅存在着u级别的耦合。

2、bondwire与vco的耦合这点确实尚未评估，还请教评估的方法，是要在em仿真中加入一个近似实际长度的bondwire来考虑么？
3、tx频率和vco频率存在一个4倍频的关系。
4、电源和地线分别采用顶2层金属完成井字形的电源网格连接到电源pad，bondwire则是直接从chip上的pad打到pcb的焊盘上。

亻可白

pengyu1994 发表于 2024-8-29 12:31
(1)从你提到的参考spur -55dBc来看，这个值我个人觉得还是比较大，一般都能做到-65dBc以下，这个是否侧面 ...

这个问题的话，考虑的是sspll的bfsk效应，其实和早期版本对比已经有一定程度的优化，虽然通过测试结果来看，该spur在50MHz和100MHz时变化不大，并且根据理论计算对于EVM的影响很小，但是测试结果却表明两者的EVM的相差10%，如果说spur抑制不足够的话采用100MHz ref时不应该会表现出一个好的EVM。目前的话也没有完整的对于发射机来进行系统建模，确实不是太好定位问题，另外也是受到2楼的启发，50MHz时的ref会不会与DBB信号发生串扰，毕竟该DBB频率同为50MHz。

pengyu1994

亻可白 发表于 2024-8-29 13:40
这个问题的话，考虑的是sspll的bfsk效应，其实和早期版本对比已经有一定程度的优化，虽然通过测试结果来看 ...

是采用的SSPLL架构啊，那应该够了，我以为是CPPLL

高鹏

亻可白 发表于 2024-8-29 13:40
这个问题的话，考虑的是sspll的bfsk效应，其实和早期版本对比已经有一定程度的优化，虽然通过测试结果来看 ...

想请教为啥用sspll相比于CPPLL有什么优势，更容易实现低相位噪声吗？SSPLL接触比较少

totowo

亻可白 发表于 2024-8-29 13:33
1、片上vco的xfmr与pa的xfmr有间隔mm级别的距离，同时采用井字形decap完成中间路径的填充隔离，并通过em ...

你的pll带宽可以调整看看有什么变化没有，看带宽改大or改小这个会变差，是否可以判断来自于哪个部分，因为不同模块到输出的NTF不一样

亻可白

高鹏 发表于 2024-8-29 14:17
想请教为啥用sspll相比于CPPLL有什么优势，更容易实现低相位噪声吗？SSPLL接触比较少
...

主要优势是sspll可以实现更低的带内噪声，也没有分频器恶化相噪，同时其环路带宽可以更大，但是sspll的动态捕获范围很小，这也是需要一个fll的原因

亻可白

totowo 发表于 2024-8-29 15:11
你的pll带宽可以调整看看有什么变化没有，看带宽改大or改小这个会变差，是否可以判断来自于哪个部分，因 ...

好的，多谢了，目前的话环路带宽尚未做可调的设计模块，后续再分析一下看看