用MUX选择时钟的约束问题

jiangxyn · 发表于 2024-4-30 16:22:19

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如图所示的电路结构，约束方法如下：
创建了源时钟CLK1，用时序逻辑产生的二分频时钟定义为CLK2，在MUX的输出端定义了两个clock，
create_gegerated_clock -name CLK_OUT1 -source [get_pins $CLK1_PIN] -master_clock CLK1 -combinational -add
create_gegerated_clock -name CLK_OUT2 -source [get_pins $CLK2_PIN] -master_clock CLK2 -combinational -add
set_clock_group -group {CLK_OUT1} -group {CLK_OUT2} -physically_exclusive

问题：
1. 如果电路中没有reg0，timing report显示dc会分别用CLK_OUT1和CLK_OUT2分析reg1/CK → reg2/D的timing，设计和约束应该没有问题。但是存在reg0的时候，dc只用CLK_OUT1计算了reg1/CK → reg2/D的timing，不是也应该也用CLK_OUT2进行sta吗？
2. 对于reg0和reg1之间的path，只计算了reg0 (clocked by CLK1) → reg1 (clocked by CLK_OUT2)的timing，为什么没有计算reg0 (clocked by CLK1) → reg1 (clocked by CLK_OUT1)的timing？

请问为什么时序分析是这样的？谢谢

AlbertJhun · 发表于 2024-4-30 17:38:33

能在图中标明一下哪一个是CLK1和CLK2吗？是从MUX输出的为CLK2吗？如果是这样的话，可能工具认为同一个时钟源在capture delay为0的情况下就不做计算了

jiangxyn · 发表于 2024-4-30 18:05:48

更新一下示意图

jiangxyn · 发表于 2024-4-30 18:06:34

AlbertJhun 发表于 2024-4-30 17:38
能在图中标明一下哪一个是CLK1和CLK2吗？是从MUX输出的为CLK2吗？如果是这样的话，可能工具认为同一个时钟 ...

您好，下方更新了图片，CLK1和CLK2是MUX输入端的两个clock

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