12位SAR ADC优化

MCelia · 发表于 2024-4-23 15:02:20

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求助各位，我使用180nm CMOS工艺，设计一个12位的SAR ADC，差分结构，3位冗余非二进制电容式DAC，使用Vcm_based开关，比较器使用了结合IOS和OOS技术的三级预防大加LATCH，已验证比较器能分辨1LSB的电压差，单独前仿栅压自举开关的ENOB可以达到19bit，但整体ADC前仿下来256个点的ENOB是10.56bit，想提升到11bit以上，想问问各位这个性能大概是哪里的问题比较大呢？是最后一位量化有问题吗？请问大家有什么比较好的优化方法吗？
附上ADC整体性能FFT仿真和栅压自举开关单独性能仿真的图，以及采样点作图后与输入信号的对比图，相干采样3个周期，MATLAB代码没问题，结果和IC618里的spectrum是一致的，个人不太会分析频谱，感觉除了输入频率外的其他点的分布跨度很大（几十到两百多dB），所以也想求助大家看看这个频谱的特点，进而分析一下优化方向。

整体SAR ADC性能仿真

单独仿真栅压自举开关性能

输入输出对比

zhhaocheng · 发表于 2024-4-23 16:15:57

FFT点数太少了，很难直观地看出频域特性，建议至少跑4096个点（算力够的话尽量多点）。为了让频谱图好看点，建议绘制matlab stem类型的数据图像。
粗略判断是偶次谐波限制了ENOB的提高，即DAC有一定非线性，建议结合INL的分析结果进一步确定。
仿真时还需要加入transient noise和mismatch。

MCelia · 发表于 2024-4-23 17:06:52

zhhaocheng 发表于 2024-4-23 16:15
FFT点数太少了，很难直观地看出频域特性，建议至少跑4096个点（算力够的话尽量多点）。为了让频谱图好看点 ...

感谢回复！我还有几点问题

我这里256个点需要跑五六个小时，之前也跑过一次512个点，结果出来差不多，由于考虑存储空间和时间的问题只能选择256个点进行仿真。
奇怪的是我采用了差分结构来抑制偶次谐波怎么没有发挥作用呢？再请教一下DAC非线性的问题该怎么解决呢？我的DAC是有桥接电容以及三位冗余的，总共一端各有14个电容，高段9位加低段5位。另外，我的采样输出和DAC的MSB端以及比较器的输入端是连在一起的，这个地方是不是存在寄生影响DAC了？
本人菜鸟，单看我的输出与输入对比图看起来效果蛮好的也没有丢码粘码之类的，为什么FFT分析出来性能不太好呢？
INL要跑很久吧，我这边也没有要求静态性能分析，所以看不了INL的情况。
请问仿真加瞬态噪声和失配的话是不是效果更差了呀？如果是的话我想暂时先把不考虑这些情况的性能提一提

MCelia · 发表于 2024-4-23 18:16:34

另外我发现频谱里的最大值和输入信号的频率不一致，比输入信号频率高一个bin，这是什么原因呢？

zhhaocheng · 发表于 2024-4-24 16:34:31

MCelia 发表于 2024-4-23 17:06
感谢回复！我还有几点问题

我这里256个点需要跑五六个小时，之前也跑过一次512个点，结果出来差不多，由 ...

仿真点数还是应该尽量多点。如图，16384点FFT频谱可以很容易地区分谐波和噪底。
你可以尝试使用快速仿真器分模块设置仿真精度，同时选择只probe部分节点的波形，以加快仿真速度，减少存储压力。一般来说仿真跑一两天都是很正常的。
没有加入transient noise和mismatch的话，DAC应当接近理想，所以10.5Bit的ENOB确实低了。不知道你这里DAC的设计细节如何。建议检查分段处和Full Scale/2处的非线性。
既然没有考虑noise，比较器可以先用Verilog-A model代替，着重检查C-DAC。

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