为什么上电时NMOS漏极瞬态电压比电源还高？求大佬指点

rsjia · 发表于 2024-4-16 14:44:59

为什么上电时NMOS漏极瞬态电压比电源还高?电阻减小瞬态电压尖峰会减小，但是我着实不清楚漏极瞬态电压比电源还高的原因，求大佬指点。
图中黄色曲线为NMOS漏极电压，绿色曲线为栅极电压/电源电压，电阻100M。

JiahuiShen · 发表于 2024-4-16 15:52:14

1.model问题；2.仿真器问题，修改仿真精度；3.换个仿真器；

rsjia · 发表于 2024-4-16 16:49:11

JiahuiShen 发表于 2024-4-16 15:52
1.model问题；2.仿真器问题，修改仿真精度；3.换个仿真器；

按照您给的建议，目前最大步长换成10p，仿真器换成HSPICE，依旧存在该问题

子车天纵 · 发表于 2024-4-19 10:49:12

通过栅极电容耦合过去的，你把电阻减小应该可以看到这一现象得到改善

yangleiqiang · 发表于 2024-4-19 11:04:23

4#说的对

rsjia · 发表于 2024-4-20 11:39:34

子车天纵发表于 2024-4-19 10:49
通过栅极电容耦合过去的，你把电阻减小应该可以看到这一现象得到改善

栅极电容耦合过去可以理解，但是为什么会比电源电压高这么多。从分压的角度来看怎么算也不能比电源高啊

Moonlight_66 · 发表于 2024-4-20 12:49:59

rsjia 发表于 2024-4-20 11:39
栅极电容耦合过去可以理解，但是为什么会比电源电压高这么多。从分压的角度来看怎么算也不能比电源高啊
...

那是因为电容充电后本身两端有压降，而电容自身特性就是电压不能突变，两个电压叠加不就大了

rsjia · 发表于 2024-4-20 14:19:48

Moonlight_66 发表于 2024-4-20 12:49
那是因为电容充电后本身两端有压降，而电容自身特性就是电压不能突变，两个电压叠加不就大了
...

有点不太理解你的意思，是哪个地方的电容充电本身有压降？是怎么叠加的？

zhangyp · 发表于 2024-4-20 18:09:36

是不是因为Cgd的寄生电容造成的影响，上电的时候，MOS的D端被上拉到电源电压，但是MOS的G端被拉高的慢一点，然后随着GATE电压的上升，Cgd电容耦合导致D端电压上升，由于电阻1兆欧姆比较大，放电需要一个时间，这个时间应该很短，竟然都被你观察到了！

Moonlight_66 · 发表于 2024-4-21 10:35:09

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